[論文レビュー] ATLAS Tile Calorimeter Readout Electronics Upgrade Program for the High Luminosity LHC

A. S. Cerqueira|arXiv (Cornell University)|May 3, 2013

Particle Detector Development and Performance被引用数 3

ひとこと要約

本論文では、ハイ・フラクチュエーション・リターン・エレクトロニクス（HL-LHC）のためのATLASタイル・カリメーターの読み出し電子回路のアップグレードを提示する。主な目的は、40 MHzでの直接デジタル化を可能にする放射線耐性のある部品を用いて、オン・デバイスおよびオフ・デバイスの電子回路を置き換えることである。3つのフロントエンド電子回路の選択肢（商業用部品、カスタムASIC、QIEベース設計）を評価し、sRODと高速GBTリンクを用いた新しいバックエンドアーキテクチャにより、ピーク輝度5–7×10³⁴ cm⁻²s⁻¹の条件下でのデータスループットと同期を確保する。

ABSTRACT

The Tile Calorimeter (TileCal) is the hadronic calorimeter covering the most central region of the ATLAS experiment at LHC. The TileCal readout consists of about 10000 channels. The ATLAS upgrade program is divided in three phases: The Phase~0 occurs during 2013-2014, Phase~1 during 2018-1019 and finally Phase~2, which is foreseen for 2022-2023, whereafter the peak luminosity will reach 5-7 x 10$^{34}$ cm$^2$s$^{-1}$ (HL-LHC). The main TileCal upgrade is focused on the Phase~2 period. The upgrade aims at replacing the majority of the on- and off-detector electronics so that all calorimeter signals are directly digitized and sent to the off-detector electronics in the counting room. All new electronics must be able to cope with the increased radiation levels. An ambitious upgrade development program is pursued to study different electronics options. Three options are presently being investigated for the front-end electronic upgrade. The first option is an improved version of the present system built using commercial components, the second alternative is based on the development of a dedicated ASIC (Application Specific Integrated Circuit) and the third is the development of a new version of the QIE (Charge Integrator and Encoder) based on the one developed for Fermilab. All three options will use the same readout and control system using high speed (up to 40 Gb/s) links for communication and clock synchronization. For the off-detector electronics a new back-end architecture is being developed. A demonstrator prototype read-out for a slice of the calorimeter with most of the new electronics, but still compatible with the present system, is planned to be inserted in ATLAS already in mid 2014 (at the end of the Phase~0 upgrade).

研究の動機と目的

• HL-LHCにおけるピーク輝度が5–7×10³⁴ cm⁻²s⁻¹に達する中で、増加する輝度に対応するためのアップグレードされた読み出し電子回路の必要性に対応する。
• レガシーなオン・デバイスおよびオフ・デバイス電子回路を置き換え、PMT信号の直接デジタル化と放射線耐性の向上を実現する。
• データ送信および制御アーキテクチャの再設計により、将来のトリガーシステムとの互換性を確保する。
• 3つの異なる電子回路設計アプローチを用いて、スケーラブルで放射線耐性のあるフロントエンドソリューションを開発する。
• 高データレートを管理し、リアルタイム処理を支援する、スーパー・リードアウトドライバー（sROD）に基づく新しいバックエンドアーキテクチャを実装する。

提案手法

• 商業用部品、カスタムASIC、QIEベース設計の3つのフロントエンド電子回路選択肢を評価し、40 MHzのサンプリングレートで12ビットADCを用いる。
• 2ボード構成のシステムを設計：信号処理とデータ整理を担当するメインボード、および二重FPGAを備えたダUGHTERボード（冗長性と高スループット処理を実現）。
• 最大40 Gb/sのGBTプロトコルを用いた高速光リンクを実装し、フロントエンドとバックエンド電子回路間のデータ送信を実現する。
• Xilinx Virtex 7およびKintex 7 FPGAsを用いてsRODデモボードを開発し、Avago MiniPODおよびQSFP+コネクタを介して4×5 Gb/sおよび1×10 Gb/sのリンクをサポートする。
• タイミング、トリガー、制御（TTC）機能およびデバイス制御システム（DCS）管理をsRODに統合し、同期およびシステム制御を実現する。
• プロトタイプ・ボードを用いたデモドロワーを構築し、カリメーターの一部スライスでテストすることで、本格設置前の性能を検証する。

実験結果

リサーチクエスチョン

• RQ1 HL-LHCで予想される増加するデータレートと放射線レベルに対応するため、タイル・カリメーターの読み出し電子回路はどのように再設計可能か？
• RQ2 商業用部品、ASIC、QIEベースシステムの3つのフロントエンド電子回路設計オプションにおける、性能と放射線耐性のトレードオフは何か？
• RQ3 新しいオン・デバイス電子回路は、ダUGHTERボード上の二重FPGA処理チェーンによって、どのようにデータ整合性と冗長性を確保するか？
• RQ4 アップグレードされたシステムの高スループットと同期要件を満たすために、どのようなバックエンドアーキテクチャが必要か？
• RQ5 GBTベースのリンクを用いて40 MHzのデータレートで複数のフロントエンドチャネルからのデータを処理できるsRODデモボードの実現可能性と性能は何か？

主な発見

• 2014年中ごろに、新しいオン・デバイス電子回路（メインボードおよびダUGHTERボードを含む）を搭載したデモプロトタイプ・ドロワーが正常にテストされ、設計コンセプトの妥当性が検証された。
• メインボードのプロトタイプは最終段階に達し、量産が開始された。初期のモックアップ構成で4つのFE入力がテストされた。
• ダUGHTERボードのプロトタイプは2つのXilinx Virtex 6 FPGAsを搭載し、12×5 Gb/sおよび2×5 Gb/sの光リンクをサポートしており、高スループットかつ冗長なデータ処理を可能にしている。
• Xilinx Virtex 7およびKintex 7 FPGAsを基盤とするsRODデモボードは、ATCAまたはμTCAシステムへの統合を想定しており、4×5 Gb/sおよび1×10 Gb/sのデータリンクをサポートする。
• 完全なデモドロワーは、2014年のフェーズ0終了までに検出器に設置予定であり、最終的なフロントエンド設計選定のためのテストベッドを提供する。
• 最終的なフロントエンド設計の決定は2018年末に予定されており、新電子回路の量産は2019–2020年を予定し、フェーズ2アップグレード（2022–2023年）中に設置される。