[論文レビュー] Batch-fabricated cantilever probes with electrical shielding for nanoscale dielectric and conductivity imaging

Yongliang Yang, Keji Lai+6 more|arXiv (Cornell University)|Jan 11, 2013

Near-Field Optical Microscopy参考文献 27被引用数 4

ひとこと要約

本論文では、スキャンマイクロ波インピーダンスマイクロスコピーを用いたナノスケールの誘電率および導電率イメージングのため、50 nm未塔の先端を持つバッチプロセスで製造された電気的シールド付きキャリブレータープローブを提示する。プローブは最適化されたストライプライン構造と同軸シールドを備え、直列抵抗（5 Ω未塔）とバックグラウンド静電容量（約1 pF）を最小限に抑えている。対称的設計により熱的安定性が確保され、多様な試料で感度高く信頼性の高いイメージングが可能となる。

ABSTRACT

This paper presents the design and fabrication of batch-processed cantilever probes with electrical shielding for scanning microwave impedance microscopy. The diameter of the tip apex, which defines the electrical resolution, is less than 50 nm. The width of the stripline and the thicknesses of the insulation dielectrics are optimized for a small series resistance (< 5 W) and a small background capacitance (~ 1 pF), both critical for high sensitivity imaging on various samples. The coaxial shielding ensures that only the probe tip interacts with the sample. The structure of the cantilever is designed to be symmetric to balance the stresses and thermal expansions of different layers so that the cantilever remains straight under variable temperatures. Such shielded cantilever probes produced in the wafer scale will facilitate enormous applications on nanoscale dielectric and conductivity imaging.

研究の動機と目的

• ナノスケールの電気的性質マッピングのため、統合された電気的シールドを備えたキャリブレータープローブのスケーラブルなウェーハレベルのプロセスを開発すること。
• スキャンマイクロ波インピーダンスマイクロスコピーにおける高い空間分解能を実現するため、50 nm未塔の先端直径を達成すること。
• さまざまな材料上での信号感度を向上させるために、直列抵抗（5 Ω未塔）とバックグラウンド静電容量（約1 pF）を最小限に抑えること。
• 熱的および機械的応力の変化に起因するたわみを抑制するため、対称的なキャリブレーターデザインを考案すること。
• 多様な試料タイプにわたり、ナノスケールで誘電率および導電率の性質を信頼性高く、高分解能でイメージングすることを可能とすること。

提案手法

• スケーラビリティと一貫性を確保するため、シリコンウェーハ上でのバッチプロセス技術を用いてキャリブレーターをプロセスすること。
• 電磁界を局所化し、試料と相互作用するのはプローブの先端のみであるように、プローブ先端の周囲に同軸シールド構造を統合すること。
• 直列抵抗（5 Ω未塔）とバックグラウンド静電容量（約1 pF）を達成するために、ストライプライン幅および誘電体層厚さを最適化すること。
• 異なる材料間の熱膨張および機械的応力をバランスさせるために、対称的マルチレイヤー構造を設計すること。
• 50 nm未塔またはそれ以下の先端を実現することで、スキャンマイクロ波インピーダンスマイクロスコピーにおける高い電気的分解能を達成すること。
• ウェーハスケールでの生産を可能にするために、標準的な半導体プロセス（例えば、リソグラフィ、エッチング、堆積）を用いること。

実験結果

リサーチクエスチョン

• RQ1 統合された電気的シールドを備えたバッチプロセスで製造されたキャリブレータープローブは、ナノスケールイメージングにおいて50 nm未塔の電気的分解能を達成できるか？
• RQ2 シールド付きキャリブレータープローブにおいて、直列抵抗とバックグラウンド静電容量をどのように最小限に抑えることができるか？
• RQ3 対称的マルチレイヤー設計は、熱的および機械的応力に起因するたわみをどの程度軽減できるか？
• RQ4 同軸シールドは、イメージング中に外部の電磁干渉からプローブ先端を効果的に分離できるか？
• RQ5 これらのプローブは、多様な試料タイプにおいて、誘電率および導電率対比の観点でどの程度の性能を示すか？

主な発見

• プローブの先端は50 nm未塔の先端直径を達成しており、ナノスケールの電気的イメージングにおける高い空間分解能を実現している。
• 最適化されたストライプラインおよび誘電体層により、直列抵抗が5 Ω未塔に抑えられ、信号対雑音比が著しく向上している。
• バックグラウンド静電容量は約1 pFに維持されており、クロストークが低減され、試料の性質に対する感度が向上している。
• 対称的キャリブレーターデザインにより、熱的および機械的応力がバランスされ、温度変化にかかわらずプローブがまっすぐな状態を保っている。
• 同軸シールドにより、試料と相互作用するのはプローブの先端のみであることが保証され、干渉が低減され、測定の正確性が向上している。
• ウェーハスケールのバッチプロセスにより、ナノスケールの誘電率および導電率イメージングに広く利用可能な高機能プローブのスケーラブルかつ再現性のある生産が可能になった。