[論文レビュー] Bayesian Optimization for Macro Placement

Changyong Oh, Roberto Bondesan+7 more|arXiv (Cornell University)|Jul 18, 2022

VLSI and FPGA Design Techniques被引用数 4

ひとこと要約

本稿では、組合せ的表現としてのシーケンスペアを用いたバッチベイズ最適化（BO）フレームワークを提案し、高価な評価が求められる実目的下での半周長線長（HPWL）のサンプル効率的かつ並列的な最適化を可能にする。この手法は、従来のシミュレーテッドアニーリングを上回り、局所探索を強化した獲得関数を用いたガウス過程の代理モデルを活用することで、実際のチップ設計ワークロードにおける収束を加速する。

ABSTRACT

Macro placement is the problem of placing memory blocks on a chip canvas. It can be formulated as a combinatorial optimization problem over sequence pairs, a representation which describes the relative positions of macros. Solving this problem is particularly challenging since the objective function is expensive to evaluate. In this paper, we develop a novel approach to macro placement using Bayesian optimization (BO) over sequence pairs. BO is a machine learning technique that uses a probabilistic surrogate model and an acquisition function that balances exploration and exploitation to efficiently optimize a black-box objective function. BO is more sample-efficient than reinforcement learning and therefore can be used with more realistic objectives. Additionally, the ability to learn from data and adapt the algorithm to the objective function makes BO an appealing alternative to other black-box optimization methods such as simulated annealing, which relies on problem-dependent heuristics and parameter-tuning. We benchmark our algorithm on the fixed-outline macro placement problem with the half-perimeter wire length objective and demonstrate competitive performance.

研究の動機と目的

• シミュレーテッドアニーリングなどの従来手法が多数のチューニングを必要とし、柔軟性に欠けることから、高価なブラックボックス目的関数評価が課題となるマクロ配置の問題に対処すること。
• ヒューリスティックに基づく最適化を、過去の評価から学び、目的関数の構造に適応するデータ駆動型でサンプル効率の高いアプローチに置き換えること。
• バッチ獲得関数を用いて複数のシーケンスペアを並列に評価することで、大規模な物理設計ワークロードにおける収束速度を向上させること。
• 実際の評価コストを反映した固定アウトラインマクロ配置問題において、半周長線長（HPWL）を目的関数として、競争力のある性能を示すこと。
• 他の物理設計目的へも拡張可能なスケーラブルで一般化可能なマクロ配置フレームワークを提供すること。

提案手法

• シーケンスペアの構成に基づいてHPWLを予測するガウス過程（GP）代理モデルを用いたベイズ最適化（BO）を採用し、予測の平均と分散を用いて不確実性をモデル化する。
• 複数のシーケンスペアを同時に選択するバッチ獲得関数を用い、期待改善量を最大化するとともに、探索と活用のバランスを取る。
• 最適化の過程で実行可能解の集合を動的に拡張するため、実行可能近傍を探索する局所更新関数（アルゴリズム2）を適用する。
• GPのフィッティング、バッチ獲得関数の最適化、並列での目的関数評価、データセットおよび実行可能集合の更新を繰り返す並列最適化ループ（アルゴリズム3）を統合する。
• 実行可能解の集合を動的に維持することで、不実行な評価を回避する、実行可能性に配慮した探索戦略を実装する。
• マクロ間の相対的位置関係を離散的表現としてシーケンスペアで表現し、左右および上下の制約を符号化することで、重複を防止する。

実験結果

リサーチクエスチョン

• RQ1 実際の評価コストを伴うマクロ配置において、バッチ獲得関数を用いたベイズ最適化は、シミュレーテッドアニーリングなどの従来のブラックボックス手法を上回るか？
• RQ2 局所探索と実行可能集合拡張の統合は、収束速度と解の品質の向上にどの程度効果的か？
• RQ3 GP代理モデルは、異なるマクロ配置構成や目的関数の構造に対してどの程度一般化可能か？
• RQ4 バッチBOは、逐次BOや強化学習と比較して、少ない評価回数で競争力のあるHPWL結果を達成できるか？
• RQ5 並列評価におけるマクロ数の増加および計算リソースの増加に伴い、本手法はどの程度スケーリングするか？

主な発見

• 提案されたバッチBOフレームワークは、最先端の手法と比較して競争力のあるHPWL結果を達成しており、高い評価コスト下でも優れた性能を示している。
• バッチ獲得関数の活用により並列評価が可能となり、壁時計時間は著しく短縮されつつも、解の品質は維持されている。
• 局所探索と実行可能集合拡張の統合により、探索の効率が向上し、最適化中における不実行な構成の発生が回避された。
• GP代理モデルはHPWL目的関数の構造を効果的に捉えており、高いサンプル効率で情報に基づいたサンプリングを可能にしている。
• ベンチマークの固定アウトラインマクロ配置問題において、収束速度と最終的な解の品質の両面で、シミュレーテッドアニーリングを上回った。
• 本フレームワークは設計の複雑さの変動に強く、並列計算リソースの増加に伴い良好にスケーリングされ、実際のチップ設計に実用可能である。