[論文レビュー] Benchmarking a trapped-ion quantum computer with 30 qubits

Jwo-Sy Chen, Erik Nielsen+9 more|arXiv (Cornell University)|Aug 9, 2023

Quantum Computing Algorithms and Architecture被引用数 8

ひとこと要約

この論文はIonQ Forteの30量子ビット trapped-ion プロセッサを全435組のゲート対に対して直接ランダム化ベンチマーキングで徹底的に比較評価し、実用レベルのベンチマークを29アルゴリズム量子ビットまで適用できることを示し、構成要素ベンチマークに基づくデポラライジングノイズモデルがほとんどの実装ベンチマークを予測できる一方で全てを予測できないことを示す。

ABSTRACT

Quantum computers are rapidly becoming more capable, with dramatic increases in both qubit count and quality. Among different hardware approaches, trapped-ion quantum processors are a leading technology for quantum computing, with established high-fidelity operations and architectures with promising scaling. Here, we demonstrate and thoroughly benchmark the IonQ Forte system: configured as a single-chain 30-qubit trapped-ion quantum computer with all-to-all operations. We assess the performance of our quantum computer operation at the component level via direct randomized benchmarking (DRB) across all 30 choose 2 = 435 gate pairs. We then show the results of application-oriented benchmarks and show that the system passes the suite of algorithmic qubit (AQ) benchmarks up to #AQ 29. Finally, we use our component-level benchmarking to build a system-level model to predict the application benchmarking data through direct simulation. While we find that the system-level model correlates with the experiment in predicting application circuit performance, we note quantitative discrepancies indicating significant out-of-model errors, leading to higher predicted performance than what is observed. This highlights that as quantum computers move toward larger and higher-quality devices, characterization becomes more challenging, suggesting future work required to push performance further.

研究の動機と目的

• 全チェーンでの全結合性を持つ30量子ビット trapped-ion QPUの性能と信頼性を評価する。
• 構成要素レベルのゲート性能を上位レベルのアプリケーションベンチマークに結びつけ、全体的なシステム挙動を理解する。
• アプリケーション ベンチマーク結果を予測する簡易なシステムレベルのノイズモデルを開発・検証する。
• 誤り整正とコンパイラ最適化が高頻度・大規模回路実行にどれだけ寄与するかを評価する。

提案手法

• 全435組の2量子ビットゲート対とシングルビットゲートに対して網羅的な直接ランダム化ベンチマーキング（DRB）を実施し、ゲートの保違性を測定する。
• 6つのアプリケーションクラス（ハミルトニアンシミュレーション、位相推定、QFT、振幅推定、VQEシミュレーション、モンテカルロサンプリング）にわたってアプリケーション指向のAQベンチマークを実行し、#AQを決定する。
• 個々の回路に対して局所分解とキュービット配置を変えた25回の回路変種を実行することで、エラーミティゲーションをシンメトリゼーションとして実装する。
• DRBデータ（epsilon_1Qとepsilon_2Q）から導出した各量子ビットおよび各ゲートのエラーレートを用いてデポラライジングノイズモデルを構築する。
• 回路コンパイラとデポラライジングモデルおよび完全なエラーミティゲーションを用いてアプリケーションベンチマークをシミュレートし、ハードウェア結果と比較する。
• 構成要素ベンチマークとアプリケーションレベルの結果の相関・乖離を分析する。

実験結果

リサーチクエスチョン

• RQ1 構成要素ベンチマーク（DRB）は、AQベンチマークで測定されるより大きく、アプリケーションサイズの回路の性能を予測できるか？
• RQ2 30量子ビット trapped-ionチェーンの全ての1量子ビットおよび2量子ビットゲート対における性能（忠実度/誤り率）はどの程度か？
• RQ3 構成要素ベンチマークに基づく簡易デポラライジングノイズモデルは、アプリケーションレベルのベンチマーク結果を再現できるか？
• RQ4 特により深い回路における予測と観測の乖離をもたらす、予測されていないエラー機構や限界は何か？

主な発見

• シングル量子ビットに対するDirect-RRBは、量子ビット全体の中央値エラー率を2.0 ppttとして示す。
• 2量子ビットDRBの中央値エラー率は46.4 ppttで、外れ値の尾部が885 ppttまであり、7組は300 ppttを超える。
• システムは29アルゴリズム量子ビット（#AQ=29）を達成し、幅が29以下かつ事前に回路化された2量子ビットゲート数が≤841の回路が忠実性閾値（F_c > 1/e）を満たす。
• epsilon_1Q = 2.0 ppttおよびepsilon_2Q = 46.4 ppttのデポラライジングノイズモデルは、エラーミティゲーション後のアプリケーションベンチマーク結果を大部分再現し、ハミルトニアンシミュレーションなどのクラスで良好な一致を示し、モンテカルロ/振幅推定回路のような他のクラスで未モデリングの影響が指摘される。
• モデルは、特に深い回路において未モデリングのコヒーレントエラーにより性能を過大に予測することがあり、より詳細なノイズ特性の特徴付けが必要である。