[論文レビュー] Best of Both Worlds: Integration of Split Manufacturing and Camouflaging into a Security-Driven CAD Flow for 3D ICs

Satwik Patnaik, Mohammed Ashraf+2 more|arXiv (Cornell University)|Nov 16, 2018

Physical Unclonable Functions (PUFs) and Hardware Security参考文献 46被引用数 10

ひとこと要約

本稿では、信頼できないファウンドリーおよびエンドユーザーによるリバースエンジニアリングに対処するため、3D IC向けにセキュリティ駆動型のCADフローを提案する。この手法は、フェースツーフェース（F2F）3D統合において、スプリットマニュファクチャリング（SM）とレイアウトキャンマフラージング（LC）を統合し、製造中および製造後におけるIP盗難を防止する。階層間で設計を分割し、遮蔽されたスイッチボックスを用いて階層間接続をキャンマフラージングすることで、最小限のPPAオーバーヘッドで強力なセキュリティを実現。広範な実験と、新たな近接性に基づく攻撃モデルにより、攻撃者が積極的にリバースエンジニアリングを試みても耐性があることが実証された。

ABSTRACT

With the globalization of manufacturing and supply chains, ensuring the security and trustworthiness of ICs has become an urgent challenge. Split manufacturing (SM) and layout camouflaging (LC) are promising techniques to protect the intellectual property (IP) of ICs from malicious entities during and after manufacturing (i.e., from untrusted foundries and reverse-engineering by end-users). In this paper, we strive for "the best of both worlds," that is of SM and LC. To do so, we extend both techniques towards 3D integration, an up-and-coming design and manufacturing paradigm based on stacking and interconnecting of multiple chips/dies/tiers. Initially, we review prior art and their limitations. We also put forward a novel, practical threat model of IP piracy which is in line with the business models of present-day design houses. Next, we discuss how 3D integration is a naturally strong match to combine SM and LC. We propose a security-driven CAD and manufacturing flow for face-to-face (F2F) 3D ICs, along with obfuscation of interconnects. Based on this CAD flow, we conduct comprehensive experiments on DRC-clean layouts. Strengthened by an extensive security analysis (also based on a novel attack to recover obfuscated F2F interconnects), we argue that entering the next, third dimension is eminent for effective and efficient IP protection.

研究の動機と目的

• 信頼できないファウンドリーとエンドユーザーによるリバースエンジニアリングを含むグローバル化したICサプライチェーンにおけるIP盗難の増加する脅威に対処すること。
• 単独でのSMまたはLCの限界を克服するため、3D統合の文脈で両技術を組み合わせること。
• フェースツーフェース（F2F）3D ICに特化した実用的でセキュリティ駆動型のCADおよび製造フローを開発すること。
• DRCクリーンなレイアウトと実世界のベンチマークを用いて、提案手法のセキュリティおよびPPAオーバーヘッドを評価すること。
• 3D統合がSMとLCを組み合わせる自然なプラットフォームを提供し、『両者の長所を併せ持つ』保護を可能にすることを示すこと。

提案手法

• 提案されたCADフローは、Cadence Innovusを用いてF2F 3D ICの2つの階層に設計を分割し、FEOL層にスプリットマニュファクチャリングを適用する。
• 階層間接続は、遮蔽されたスイッチボックスを用いて保護され、F2F接続が構成可能マルチプレクサを介してキャンマフラージングされ、真の接続性が隠蔽される。
• セキュリティを評価するための新規な近接性中心の攻撃モデルを考案し、ドライバ・シンクペアの関係を把握しているが、遮蔽されたスイッチボックス構成を逆算しなければならない攻撃者を想定する。
• PPAとセキュリティのバランスを取るために、タイミングを考慮した分割戦略とランダム分割戦略を採用し、カットサイズとネットリストの遮蔽度を主な指標とする。
• 遮蔽されたスイッチボックスに対するSATベースの攻撃を用いてセキュリティを評価し、回復可能性の検証が可能なオラクルを備えた攻撃者をモデル化する。
• DRCクリーンなレイアウトを標準ベンチマークから取得し、提案手法のPPAオーバーヘッドとセキュリティ耐性を先行研究と比較する包括的な実験を実施する。

実験結果

リサーチクエスチョン

• RQ1 スプリットマニュファクチャリングとレイアウトキャンマフラージングを3D ICアーキテクチャに効果的に統合することで、単独で用いる場合よりも強力なIP保護を実現できるか？
• RQ2 特にF2Fスタックを用いた3D統合は、2D実装と比較してSMおよびLCのセキュリティと実用性をどのように向上させるか？
• RQ3 提案されたCADフローは、実世界のベンチマークに適用した場合、PPA指標（面積、消費電力、遅延）にどのような影響を与えるか？
• RQ4 ドライバ・シンクペアが既知であるという前提で、遮蔽されたスイッチボックスを標的とする新規な近接性ベースの攻撃に対して、提案手法はどの程度耐性を示すか？
• RQ5 3D ICにおけるSMとLCの統合は、強力なセキュリティ保証を維持したまま、実用的な商業的導入を可能にするか？

主な発見

• 提案された3D-SM方式は、2Dベースラインと比較して平均で50%の面積削減（0%〜-50%の変動を伴う）を達成し、PPAオーバーヘッドが最小限であることが示された。
• c3540ベンチマークでは、遮蔽されたスイッチボックスに対する近接性攻撃に3,729秒（62分）を要した。これは、大規模な設計に対して攻撃が著しく計算コストがかかることが示された。
• SATベースの攻撃はc432やc880のような小規模ベンチマークでは成功したが、b19のような大規模な設計ではタイムアウトに至り、攻撃者のスケーラビリティに課題があることが示された。
• 攻撃全体の平均CCR（正しく接続された率）は28.8%、HD（ハミング距離）は42.2%であった。これは、回復されたネットリストが元のものから著しく離れていることを示し、耐性が確認された。
• SM分割における平均カットサイズは139%に達し、階層間での設計部品の有効な分離が実現された。
• セキュリティ分析により、3D ICにおけるSMとLCの組み合わせが、信頼できないファウンドリーおよびエンドユーザーによるリバースエンジニアリングの両方に対して強力な保護を提供することが確認された。