[論文レビュー] Between Shor and Steane: A unifying construction for measuring error syndromes

Shilin Huang, Kenneth R. Brown|arXiv (Cornell University)|Dec 30, 2020

Quantum Computing Algorithms and Architecture参考文献 41被引用数 18

ひとこと要約

この論文は、Calderbank-Shor-Steane (CSS) ケーブルに特化した、故障耐性のあるシンダム抽出回路の統一的族を導入し、Shor の手法と Steane の手法の間を滑らかに補間する。トーリックコードにおいて $m \times m$ のアーキテクチャブロックを用いることで、測定ラウンド数を $O(L/m)$ に削減し、アーキテクチャ準備の複雑さとデータ-アーキテクチャゲート数のトレードオフを最適化し、Shor の方式に比べて時間的オーバーヘッドを低く、Steane の方式に比べてリソースコストを低く抑えた、故障耐性のあるエラー訂正を実現する。

ABSTRACT

Fault-tolerant quantum error correction requires the measurement of error syndromes in a way that minimizes correlated errors on the quantum data. Steane and Shor ancilla are two well-known methods for fault-tolerant syndrome extraction. In this paper, we find a unifying construction that generates a family of ancilla blocks that interpolate between Shor and Steane. This family increases the complexity of ancilla construction in exchange for reducing the rounds of measurement required to fault-tolerantly measure the error. We then apply this construction to the toric code of size $L imes L$ and find that blocks of size $m imes m$ can be used to decode errors in $O(L/m)$ rounds of measurements. Our method can be applied to any Calderbank-Shor-Steane codes and presents a new direction for optimizing fault-tolerant quantum computation.

研究の動機と目的

• Shor のシンダム抽出方式と Steane の方式を、連続的な構成族に統合すること。
• アーキテクチャブロックの複雑さを増やすことで、故障耐性のあるシンダム測定の時間的オーバーヘッドを低減すること。
• 量子エラー訂正におけるデータ-アーキテクチャゲート数と測定ラウンド数のトレードオフを最適化すること。
• この構成をトーリックコードに適用し、時間的オーバーヘッドと故障耐性の性質を分析すること。
• 数値シミュレーションを通じて、回路レベルのノイズモデル下で、より高い論理エラー閾値を達成できることを示すこと。

提案手法

• パリティーチェック行列の分解に基づく、CSS ケーブルのためのシンダム抽出ガジェットの族を提案する。
• 同じタイプの安定化子を並列で抽出できる「トランスバーサルガジェット」を導入する。
• $m \times m$ のアーキテクチャブロックを用いて、トーリックコードの連結部分格子上のプラケット演算子を測定する。
• 分割の周期的オフセットを適用することで、$O(L/m)$ ラウンドの間に故障耐性を達成する。
• CSS ケーブルの構造を活用し、Shor のキャット状態ベースと Steane のブロックベースの両方のシンダム抽出を一般化する。
• アーキテクチャ準備に、後選択と状態精錬と併用可能なフレームワークを採用する。

実験結果

リサーチクエスチョン

• RQ1 Shor の方式と Steane の方式の間を滑らかに補間する連続的なシンダム抽出回路の族を構築することは可能か？
• RQ2 アーキテクチャブロックのサイズを大きくすると、故障耐性のあるシンダム抽出に必要な測定ラウンド数にどのような影響を与えるか？
• RQ3 トーリックコードにおいて中間サイズのアーキテクチャブロックを使用した場合、故障耐性のあるシンダム測定の時間的オーバーヘッドはどの程度か？
• RQ4 提案手法は、回路レベルのノイズモデル下で、既存の手法よりも高い論理エラー閾値を達成できるか？
• RQ5 トーリックコードの格子の分割戦略が、故障耐性と測定ラウンド数に与える影響は何か？

主な発見

• 提案されたガジェット族は、$m=1$ が Shor の方式に対応し、$m=L$ が Steane の方式に対応する極端なケースとして、両者の方式を包含する。
• $L \times L$ のトーリックコードでは、$m \times m$ のアーキテクチャブロックを用いることで、$O(L/m)$ ラウンドでシンダム測定を故障耐性に保てる。
• 数値シミュレーションの結果、特定の回路レベルのノイズモデル下で、Shor 方式の抽出に比べてより高い論理エラー閾値を達成できることが示された。
• Shor の方式に比べて、データとアーキテクチャキュービット間の两量子ゲート数を削減できるが、その代わりに大きなアーキテクチャブロックを必要とする。
• このフレームワークは任意の CSS ケーブルに一般化可能であり、アーキテクチャ準備における後選択と状態精錬とも互換性がある。
• 時間的オーバーヘッドは解析的に境界付けられており、$O(L/m)$ にスケーリングする。これは Shor の $O(L)$ ラウンドを改善するとともに、Steane のシングルショット方式に比べてゲート数を削減できる。