[論文レビュー] C-slow Technique vs Multiprocessor in designing Low Area Customized Instruction set Processor for Embedded Applications

Muhammad Adeel Akram, A.N. Khan+1 more|arXiv (Cornell University)|Apr 5, 2012

Parallel Computing and Optimization Techniques被引用数 8

ひとこと要約

本論文では、組み込みシステムにおけるシングルコアカスタム命令セットプロセッサ向けに、リアルタイムオペレーティングシステムを必要とせずに1つのデータパスを用いて並列スレッド実行を可能にする、C-slow手法を提案する。この手法は、高い性能と低い面積・複雑性を実現し、従来のマルチプロセッサ設計よりも面積効率に優れながら、消費電力も低く抑えられる。

ABSTRACT

The demand for high performance embedded processors, for consumer electronics, is rapidly increasing for the past few years. Many of these embedded processors depend upon custom built Instruction Ser Architecture (ISA) such as game processor (GPU), multimedia processors, DSP processors etc. Primary requirement for consumer electronic industry is low cost with high performance and low power consumption. A lot of research has been evolved to enhance the performance of embedded processors through parallel computing. But some of them focus superscalar processors i.e. single processors with more resources like Instruction Level Parallelism (ILP) which includes Very Long Instruction Word (VLIW) architecture, custom instruction set extensible processor architecture and others require more number of processing units on a single chip like Thread Level Parallelism (TLP) that includes Simultaneous Multithreading (SMT), Chip Multithreading (CMT) and Chip Multiprocessing (CMP). In this paper, we present a new technique, named C-slow, to enhance performance for embedded processors for consumer electronics by exploiting multithreading technique in single core processors. Without resulting into the complexity of micro controlling with Real Time Operating system (RTOS), C-slowed processor can execute multiple threads in parallel using single datapath of Instruction Set processing element. This technique takes low area & approach complexity of general purpose processor running RTOS.

研究の動機と目的

• 消費者電子機器分野における高パフォーマンス、低消費電力、低コストの組み込みプロセッサに対する需要の増大に対応すること。
• 面積と複雑性の観点で、従来のマルチプロセッサおよびスーパサイスルアーキテクチャの限界を克服すること。
• リアルタイムオペレーティングシステム（RTOS）に依存せずに並列スレッド実行をサポートするシングルコアプロセッサの設計を行うこと。
• ハードウェアのオーバーヘッドを最小限に抑えることで、効率的なマルチスレーディングにより高いパフォーマンスを達成すること。
• チップマルチプロセッシング（CMP）やその他の並列アーキテクチャの代替手段として、低面積かつ低複雑性の選択肢を提供すること。

提案手法

• C-slow手法は、細かく制御された時間分割により、複数のスレッドを1つのデータパス上で並列に実行可能にする。
• 複数のプロセッサユニットを必要とせず、1コア内でスレッドレベル並列性（TLP）を活用する。
• リアルタイムオペレーティングシステム（RTOS）のオーバーヘッドを回避するため、スレッドスケジューリング論理を直接プロセッサデータパスに統合する。
• スレッドコンテキストスイッチングをハードウェアレベルでサポートする、変更された命令セットアーキテクチャ（ISA）を採用する。
• スレッド間で既存のデータパスリソースを再利用することで、面積を最小限に抑える設計を実現し、追加のハードウェアの必要性を減らす。
• 面積、パフォーマンス、消費電力の観点から、従来のマルチプロセッサ（CMP）およびスーパサイスル設計と比較して評価を行う。

実験結果

リサーチクエスチョン

• RQ1 ハードウェアの複雑性を増加させることなく、シングルコアプロセッサ内でスレッドレベル並列性を効率的に活用する方法は何か？
• RQ2 独自の命令セットプロセッサが、新規のマルチスレーディング技術を用いることで、低面積で高パフォーマンスを達成できるか？
• RQ3 C-slow手法は、面積効率およびパフォーマンスの観点で、チップマルチプロセッシング（CMP）と比べてどのように差をつけるか？
• RQ4 C-slow手法は、組み込みシステムにおけるRTOSの必要性をどの程度低減できるか？
• RQ5 従来のマルチプロセッサアーキテクチャと比較して、C-slowによるマルチスレーディング実装のパフォーマンスおよび面積オーバーヘッドはどの程度か？

主な発見

• C-slow手法は、1つのデータパスのみを用いて複数のスレッドの並列実行を可能にし、ハードウェア面積を顕著に削減する。
• このアプローチは、マルチプロセッサ設計と同等のパフォーマンスを達成しながら、顕著に少ない面積と消費電力で実現する。
• RTOSの必要性を排除することで、システムの複雑性が低減され、リアルタイム応答性が向上する。
• パフォーマンス、面積、複雑性の間で良好なトレードオフを実現しており、低コストの組み込みアプリケーションに最適である。
• 評価結果から、C-slowは特にリソース制限のある環境において、従来のマルチプロセッサ設計よりも面積効率に優れていることが示された。
• 複数のプロセッサユニットや複雑な制御論理のオーバーヘッドなしに、スレッドレベル並列性を効果的に活用できる。