[論文レビュー] Chip-level CMP Modeling and Smart Dummy for HDP and Conformal CVD Films

George Yong Liu, Ray F. Zhang+2 more|ArXiv.org|Nov 9, 2000

3D IC and TSV technologies被引用数 6

ひとこと要約

この論文は、HDPおよびコーティングCVD膜のためのレイアウトデータとプロセスパラメータを用いて、ダイ全体におけるCMP後の膜厚均一性を予測するチップレベルのCMPモデリングフレームワークを提示する。スマートなダミー埋め込みアルゴリズムを導入し、パターン密度の均一性と平坦性を最大化した。実験結果は、モデル予測と強く一致した。

ABSTRACT

Chip-level CMP modeling is investigated to obtain the post-CMP film profile thickness across a die from its design layout file and a few film deposition and CMP parameters. The work covers both HDP and conformal CVD film. The experimental CMP results agree well with the modeled results. Different algorithms for filling of dummy structure are compared. A smart algorithm for dummy filling is presented, which achieves maximal pattern-density uniformity and CMP planarity.

研究の動機と目的

• 集積回路製造における化学的機械的平坦化（CMP）後の膜厚均一性を達成するという課題に対処すること。
• レイアウト設計ファイルと最小限のプロセスパラメータのみを用いて、チップ全体のCMP後膜プロファイルをモデル化すること。
• パターン密度の均一性とCMPの平坦性を向上させるために、知的なダミー構造の埋め込み技術を開発・評価すること。
• HDPおよびコーティングCVD膜の実際のCMP結果と照らし合わせて、モデリング手法の正確性を検証すること。

提案手法

• レイアウトジオメトリとプロセスパラメータを入力として、予測されたCMP後の膜厚プロファイルを出力するチップレベルのCMPモデルを開発すること。
• 実験データとプロセスの物理法則を組み合わせて、HDP（高密度プラズマ）膜およびコーティングCVD（化学気相蒸着）膜の両方のモデルをキャリブレーションすること。
• 複数のダミー埋め込みアルゴリズム（特にパターン密度の均一性を最適化する新しい「スマート」アルゴリズムを含む）を実装・比較すること。
• スマートダミー埋め込みアルゴリズムを用いて、ダイ内の局所的な密度をバランスさせることで、膜厚の局所的変動を最小化すること。
• 実際のウェーハからの実験的CMP結果と照らし合わせて、モデルの予測を検証し、正確性と信頼性を確保すること。
• スラリー組成、パッド圧力、回転速度などの少数のプロセスパラメータをモデルの入力として使用することで、高速かつ正確な予測を可能にすること。

実験結果

リサーチクエスチョン

• RQ1 レイアウトデータと基本的なプロセスパラメータのみを用いて、チップレベルのCMPモデルがCMP後の膜厚をどの程度正確に予測できるか。
• RQ2 異なるダミー埋め込み戦略は、パターン密度の均一性とCMPの平坦性にどのように影響を与えるか。
• RQ3 スマートダミー埋め込みアルゴリズムは、従来の方法に比べて膜厚均一性を最大限に高めることができるか。
• RQ4 モデルの予測値は、HDPおよびコーティングCVD膜の実際の実験的CMP結果とどの程度一致するか。
• RQ5 レイアウトの複雑さと局所的密度の変動は、CMP後の膜プロファイルの均一性にどのような影響を与えるか。

主な発見

• チップレベルのCMPモデルは、実験的測定値と強く一致する精度で、CMP後の膜厚プロファイルを正確に予測できた。
• スマートダミー埋め込みアルゴリズムは、従来のダミー埋め込み技術に比べて、より高いパターン密度の均一性を達成した。
• 実験結果により、モデルの予測がHDPおよびコーティングCVD膜プロセスの両方に対して正確であることが確認された。
• スマートアルゴリズムは、局所的な膜厚変動を効果的に低減し、ダイ全体での平坦性が向上した。
• モデルは少数の主要なプロセスパラメータしか必要としないため、設計における製造可能性（DFM）プロセスへの統合が実用的である。
• 本手法により、設計段階でCMP関連の出荷不良リスクを早期に特定でき、プロセスのロバスト性が向上した。