[論文レビュー] Circuit decompositions and scheduling for neutral atom devices with limited local addressability

Natalia Nottingham, Michael A. Perlin+5 more|arXiv (Cornell University)|Jul 27, 2023

Quantum Computing Algorithms and Architecture被引用数 8

ひとこと要約

本論文は、局所アドレス可能性が限られたニュートラル原子量子デバイス向けのハードウェア指向コンパイラを提案し、実用的なネイティブゲートセットへの分解と原子移動を用いたルーティングを通じて、回路持続時間を劇的に短縮し忠実度を向上させる。

ABSTRACT

Despite major ongoing advancements in neutral atom hardware technology, there remains limited work in systems-level software tailored to overcoming the challenges of neutral atom quantum computers. In particular, most current neutral atom architectures do not natively support local addressing of single-qubit rotations about an axis in the xy-plane of the Bloch sphere. Instead, these are executed via global beams applied simultaneously to all qubits. While previous neutral atom experimental work has used straightforward synthesis methods to convert short sequences of operations into this native gate set, these methods cannot be incorporated into a systems-level framework nor applied to entire circuits without imposing impractical amounts of serialization. Without sufficient compiler optimizations, decompositions involving global gates will significantly increase circuit depth, gate count, and accumulation of errors. No prior compiler work has addressed this, and adapting existing compilers to solve this problem is nontrivial. In this paper, we present an optimized compiler pipeline that translates an input circuit from an arbitrary gate set into a realistic neutral atom native gate set containing global gates. We focus on decomposition and scheduling passes that minimize the final circuit's global gate count and total global rotation amount. As we show, these costs contribute the most to the circuit's duration and overall error, relative to costs incurred by other gate types. Compared to the unoptimized version of our compiler pipeline, minimizing global gate costs gives up to 4.77x speedup in circuit duration. Compared to the closest prior existing work, we achieve up to 53.8x speedup. For large circuits, we observe a few orders of magnitude improvement in circuit fidelities.

研究の動機と目的

• 局所アドレス可能性が限られたニュートラル原子デバイスに対するハードウェア指向のコンパイルを動機づける。
• 高レベル回路を現実的なNeutralAtomGateSetへ写像する分解パスを開発する。
• オーバーヘッドを減らし性能を向上させる代替のルーティング戦略として原子移動を探る。
• 分解とルーティングをハードウェア制約の下で統合する総合的なコンパイラ・パイプラインを作成する。
• 様々なニュートラル原子ハードウェアパラメータへ適応性を示す。

提案手法

• U3および関連ゲートをaxialおよびtransverse法を用いてNeutralAtomGateSetへ分解し、全体のパルス面積を最小化する。
• 単一量子ビットゲートの分解を最適化し、必要なグローバルゲートパルス（GRゲート）とRzコストを削減する。
• Two-qubitゲートのオーバーヘッドと回路持続時間を減らすため、SWAPベースのルーティングを原子移動ルーティングに置換する。
• AOD制約を保持しつつルーティング効率を改善する移動グラフを導入する。
• 後処理ステップを提供してゲート数をさらに削減し、回転を後続層へ吸収する。
• ハードウェアパラメータモデルとPauliノイズ軌道シミュレーションを用いて回路持続時間と忠実度を定量化する。

実験結果

リサーチクエスチョン

• RQ1 局所アドレス可能性が限られた場合、回路をニュートラル原子ネイティブゲートセットへ分解するにはどうすればよいか。
• RQ2 原子移動ルーティングはSWAPベースのルーティングと比べて回路持続時間と忠実度をどの程度改善できるか。
• RQ3 単一量子ビットゲートの全体パルス面積を最小化する分解戦略は何であり、それは実行時間にどう影響するか。
• RQ4 ハードウェアレベルのパラメータ（ブロック Radius、移動制約など）はコンパイラの性能と適応性にどう影響するか。

主な発見

• 分解法は総グローバルゲート実行時間を最大で約3.5倍改善。
• 横方向分解はGRパルス面積の純値を|θ|へと低減し、GRゲートが高コストの場合の実行時間を短縮。
• 移動ベースのルーティングは回路持続時間を平均約2.5倍高速化し、グローバルゲート持続時間が支配的な場合には約3.5倍に達する。
• 統合パイプラインは回路持続時間を最大約10倍短縮し、忠実度を約2倍改善。
• 評価結果は、コンパイラ戦略がさまざまなニュートラル原子ハードウェアモデルへ適応することを示す。
• 原子移動ルーティングは従来のSWAPベース法と比べてルーティングオーバーヘッドを大幅に削減する。