[論文レビュー] Classical simulation of quantum algorithms using the tensor product representation

Akira Kawaguchi, Kazuo Shimizu+2 more|ArXiv.org|Nov 30, 2004

Quantum Computing Algorithms and Architecture参考文献 1被引用数 4

ひとこと要約

本稿では、密度行列密度行列縮小法（DMRG）技術に基づくテンソル積状態表現を用いた、量子回路の古典的シミュレーション手法を提示する。1量子ビットおよび2量子ビットゲート（一般化トフォリおよび射影測定を含む）を効率的に取り扱うことで、数10量子ビットのGroverのアルゴリズムを古典的コンピュータ上で高精度にシミュレート可能となり、解の数が少ない場合、量子コンピュータと同等の計算複雑性を達成する。

ABSTRACT

Using the tensor product representation in the density matrix renormalization group, we show that a quantum circuit of Grover's algorithm, which has one-qubit unitary gates, generalized Toffoli gates, and projective measurements, can be efficiently simulated by a classical computer. It is possible to simulate quantum circuits with several ten qubits.

研究の動機と目的

• 複雑なゲート操作および測定を効率的に処理できる、量子回路の古典的シミュレーション手法の開発。
• 古典的計算リソースを用いて数10量子ビットのスケールの大きな量子回路をシミュレート可能とする。
• 一般化トフォリゲートおよび射影測定を含むGroverのアルゴリズムの古典的ハードウェア上でのシミュレーションの可能性を実証する。
• シミュレーション手法の計算複雑性を分析し、量子計算性能と比較する。
• デ coherent および操作誤差を伴う量子回路の研究に実用的なツールを提供する。

提案手法

• 量子状態がL個のテンソルに分解され、それぞれが1量子ビットおよび隣接する量子ビット間のもつれ変数に関連付けられるテンソル積状態表現を用いる。
• テンソルの図式的表現（テンソルは三角形、量子ビットインデックスは円、もつれインデックスは四角）を用い、アインシュタインの縮約記法によりテンソルの縮約を実装する。
• 内積の計算および状態の時間発展は、テンソルの逐次的縮約により実行され、計算コストは1操作あたりO(Lm³)に比例する。ここでmは最大結合次元を表す。
• 一般化トフォリゲート（Ck-NOT）は、基本ゲートへの分解を経ずに直接適用され、効率性が保たれる。
• 射影測定は、量子ビットの期待値を計算し、乱数生成を用いて結果を確率的にサンプリングすることでシミュレートされる。
• DMRGフレームワークを活用することで、もつれ空間の切断を施すことにより、もつれ状態に対しても計算コストを低く保てる。

実験結果

リサーチクエスチョン

• RQ1 テンソル積状態表現を用いた古典的コンピュータ上で、Groverのアルゴリズムを効率的にシミュレートできるか？
• RQ2 シミュレーションの計算複雑性は、量子ビット数および解の数にどのように依存するか？
• RQ3 分解を経ずに、一般化トフォリゲートをどの程度効率的に統合できるか？
• RQ4 結合次元mと解の数tとの間にどのような関係があるか？
• RQ5 本手法は、デ coherent や操作誤差を伴う量子回路を効果的にシミュレートできるか？

主な発見

• テンソル積状態手法を用いたGroverのアルゴリズムのシミュレーションは、計算複雑性がO(√N t³.⁵ log₂N)に達し、tが小さい場合に量子アルゴリズムのO(√N)複雑性と同等となる。
• 結合次元mはm ≤ t + 1に制限され、解の数に伴い計算コストがやや増加するが、適度なスケーリングを示す。
• 本手法により、古典的コンピュータ上でn = 35量子ビットまでのGroverのアルゴリズムがシミュレート可能であり、実行時間は理論的予測と整合するA√N log Nに比例する。
• マークされた状態の振幅の時間発展は、解析解|sin((2k+1)θ/2)|²/tと一致し、シミュレーションの正確性が確認された。
• メモリ要件はO(t² log₂N)に比例するため、解の数が中程度の回路に対しては実用的である。
• 本手法により、1量子ビットおよび2量子ビットゲート（射影測定および一般化トフォリゲートを含む）をゲート分解を経ずに効率的にシミュレート可能である。