[論文レビュー] CMOS Circuit Implementation of Spiking Neural Network for Pattern Recognition Using On-chip Unsupervised STDP Learning

Sahibia Kaur Vohra, Sherin Ann Thomas+2 more|arXiv (Cornell University)|Apr 9, 2022

Advanced Memory and Neural Computing被引用数 4

ひとこと要約

本論文は、FPGA や外部プロセッサを用いずに、180 nm CMOS 技術を用いて、パターン認識のためのオンチップ自己教師STDP学習を実装した、スパikingニューラルネットワーク（SNN）の初のフルCMOS回路レベル実装を提示する。5×3ピクセルパターンにおいて100%の分類精度を達成し、同じSTDP回路を用いて、レートベースのBCM学習を実装し、プロセスおよび温度変動に対して高い耐性を示す。

ABSTRACT

Computation on a large volume of data at high speed and low power requires energy-efficient computing architectures. Spiking neural network (SNN) with bio-inspired spike-timing-dependent plasticity learning (STDP) is a promising solution for energy-efficient neuromorphic systems than conventional artificial neural network (ANN). Previous works on SNN with STDP learning primarily uses memristive devices which are difficult to fabricate. Some reported works on SNN makes use of memristor macro models, which are software-based and cannot give complete insight into circuit implementation challenges. This article presents for the first time, a full circuit-level implementation of the SNN system featuring on-chip unsupervised STDP learning in standard CMOS technology. It does not involve the use of FPGAs, CPUs or GPUs for training the neural network. We demonstrated the complete circuit-level design, implementation and simulation of SNN with on-chip training and inference for pattern classification using 180 nm CMOS technology. A comprehensive comparison of the proposed SNN circuit with the previous related work is also presented. To demonstrate the versatility of the CMOS synapse circuit for application scenarios requiring rate-based learning, we have tuned the pair-based STDP circuit to obtain Bienenstock-Cooper-Munro (BCM) characteristics and applied it to heart rate classification.

研究の動機と目的

• エネルギー効率の高いニューロモルフィックコンピューティングを実現するため、標準CMOS技術を用いた完全統合型ハードウェア実装SNNの開発。
• メモリスタベースSNNの限界を克服するため、信頼性があり、製造可能でスケーラブルな回路設計を実現するため、CMOSベースのメモリスタエミュレータを用いる。
• トレーニングにFPGA、CPU、GPUを一切使用せず、オンチップで自己教師STDP学習を実現する。
• 同一のハードウェアプラットフォーム上で、タイミングベース（STDP）とレートベース（BCM）の両方の学習を実現するSTDP回路の多様性を示す。
• シミュレーションを通じて、プロセス、温度、ノイズ変動下でのシステムの耐性と正確性を検証する。

提案手法

• 180 nm CMOS技術を用いて、15入力、90シナプス、6出力のLIFベースSNNの設計とシミュレーション。
• 物理的メモリスタの代わりに、完全な回路レベル統合を可能にするCMOSベースのメモリスタエミュレータの実装。
• スパイク到着時刻の差を用いて、オンチップでシナプス重みを適応させるペアベースSTDP学習メカニズムの統合。
• 閾値周波数θを調整することで、STDP回路を変更し、レートベースのシナプス可塑性を実現するBCM学習をエミュレート。
• パターン分類のため、出力層にWTA（Winner-Takes-All）機構を統合。
• 5×3ピクセル画像から生成されたスパイクトレインと、心電図（ECG）信号を用いたシミュレーションにより、パターン認識を実装。

実験結果

リサーチクエスチョン

• RQ1 外部トレーニングプラットフォームに依存せずに、オンチップSTDP学習を備えた完全統合型CMOSベースSNNを実装可能か？
• RQ2 CMOSベースのメモリスタエミュレータは、SNNにおける物理的メモリスタの挙動をどれほど正確に再現できるか？
• RQ3 同じSTDP回路を再構成することで、他の用途に適したレートベースBCM学習をサポートできるか？
• RQ4 プロセス、温度、ノイズ変動下でのSNNの分類正確性はいかほどか？
• RQ5 STDPから派生するBCM学習を用いた心拍数パターン分類において、システムの有効性はどの程度か？

主な発見

• 提案されたCMOSベースSNNは、理想的な状態およびノイズ環境下でも、6つの5×3ピクセルパターンにおいて100%の分類正確性を達成した。
• プロセスおよび温度変動下でも安定した性能を示し、回路の安定性を確認した。
• 同じSTDP回路を、閾値周波数θを1 Hzおよび1.667 Hzに調整することで、再構成し、低速および高速心拍数分類のためのBCM学習を効果的にエミュレートした。
• PhysioBank ATMのECGデータを用いた心拍数分類では、10件中8件のテストケースで正しく分類され、正常、低速、高速心拍数が重み変化の傾向に基づいて正しく識別された。
• シミュレーション結果は解析的予測と一致し、CMOS SNN設計の正確性を検証した。
• 外部プロセッサを一切使用せず、イン・サイトでのトレーニングと推論が可能であり、完全にハードウェア統合されたニューロモルフィックソリューションを実現した。