[論文レビュー] Compiling Quantum Circuits using the Palindrome Transform

Alfred V. Aho, Krysta M. Svore|ArXiv.org|Nov 3, 2003

Quantum Computing Algorithms and Architecture参考文献 16被引用数 20

ひとこと要約

本稿では、量子回路における(n−1)-制御NOTゲートの数を最小化するための回文的最適化アルゴリズム（POA）と回文変換を導入する。再帰的な回文構造を用いた二段階分解の再順序付けにより、回路サイズを顕著に削減する。特に7量子ビット回路では、従来の分解手法と比較して60%の削減を達成する。

ABSTRACT

The design and optimization of quantum circuits is central to quantum computation. This paper presents new algorithms for compiling arbitrary 2^n x 2^n unitary matrices into efficient circuits of (n-1)-controlled single-qubit and (n-1)-controlled-NOT gates. We first present a general algebraic optimization technique, which we call the Palindrome Transform, that can be used to minimize the number of self-inverting gates in quantum circuits consisting of concatenations of palindromic subcircuits. For a fixed column ordering of two-level decomposition, we then give an numerative algorithm for minimal (n-1)-controlled-NOT circuit construction, which we call the Palindromic Optimization Algorithm. Our work dramatically reduces the number of gates generated by the conventional two-level decomposition method for constructing quantum circuits of (n-1)-controlled single-qubit and (n-1)-controlled-NOT gates.

研究の動機と目的

• 任意のユニタリ行列に対して、従来の二段階分解が過剰に(n−1)-制御NOTゲートを生成する非効率性を是正すること。
• スケーラブルな量子計算を実現するためのゲート数最小化を目的とした、技術に依存しないコンパilationフレームワークの開発。
• 自己逆転および重複する制御NOTゲートの数を最小化する二段階分解における列順序の特性を同定すること。
• 再帰的な回文的部分構造を用いて最小ゲート数の回路を体系的に生成する列挙的アルゴリズムの提示。
• 早期コンパイル段階でリソースのオーバーヘッドを低減する、効率的な量子回路コンパイルの基盤を提供すること。

提案手法

• 自己逆転ゲートを最小化するための代数的技法として、回文的サーキットから成る回路に特化した回文変換（Palindrome Transform）を導入する。
• 二段階分解の順序を再配置することで(n−1)-制御NOTゲートの数を最小化する、列挙的手法である回文的最適化アルゴリズム（POA）を提唱する。
• 配列構造（array_n）の再帰的列ベース分解を用いてゲート生成をモデル化し、各列ごとのゲート数を記述する再帰関係を導出する。
• 再帰的公式を適用：偶数列ではTⁿᶜ = 2Tⁿ⁻¹ᶜ + 3、奇数列ではTⁿᶜ = 2Tⁿ⁻¹ᶜ + 2を用い、末端列の基本ケースを定義する。
• 総ゲート数の公式を導出：poaₙ = (7/3)(2²ⁿ⁻¹) − 7(2ⁿ⁻¹) + 10/3 であり、最適化された回路サイズを反映する。
• 自己逆転ゲートの列間キャンセレーションを活用することで、初期分解段階を上回る回路サイズの削減を実現する。

実験結果

リサーチクエスチョン

• RQ1 任意のユニタリ行列に対して、二段階分解におけるどの列順序が(n−1)-制御NOTゲートの数を最小化するか？
• RQ2 量子回路内の回文的サブ構造をどのように活用し、代数的最適化によってゲート数を削減できるか？
• RQ3 再帰的かつ対称的な分解パターンは、従来手法と比較して、量子回路サイズをどの程度まで縮小できるか？
• RQ4 2ⁿ×2ⁿユニタリ行列を分解するために理論的に必要な(n−1)-制御NOTゲートの最小数は何か？
• RQ5 列挙的アルゴリズムは、標準的な分解手法よりも少ない制御NOTゲート数を持つ回路を体系的に生成できるか？

主な発見

• n=7量子ビットの場合、Palindromic Optimization Algorithm（POA）により、(n−1)-制御NOTゲートの数が従来手法の49,090から18,670に削減され、62.3%の削減を達成した。
• n=3の場合、POAは50ゲートを生成したのに対し、従来の順序では62ゲートを要し、ゲート数が19.4%削減された。
• 最適化された回路における総ゲート数は、poaₙ = (7/3)(2²ⁿ⁻¹) − 7(2ⁿ⁻¹) + 10/3 で与えられ、最小達成可能なサイズをモデル化する。
• 自己逆転ゲートの列間キャンセレーションにより、冗長なゲートを排除することで、2(2ⁿ⁻¹−1)ゲートの削減が達成された。
• 自己逆転ゲートのキャンセレーションが行われない場合でも、POAは従来の分解法を上回る性能を示しており、順序付けそのものが強力な最適化要因であることが示された。
• 本フレームワークは、任意のユニタリ行列に対して、スケーラブルで再帰的な方法で最小ゲート数の量子回路を生成可能であり、ゲート数の指数的削減が理論的に裏付けられている。