[論文レビュー] Computing in Memory with Spin-Transfer Torque Magnetic RAM

Shubham Jain, Ashish Ranjan+2 more|arXiv (Cornell University)|Mar 6, 2017

Advanced Data Storage Technologies参考文献 43被引用数 6

ひとこと要約

本稿では、スピン転送トルク磁気的ランダムアクセスメモリ（STT-MRAM）を用いた、メモリアレイ内で直接計算を可能にする新しい主記憶型コンピューティングアーキテクチャ、STT-CiMを提案する。この手法では、複数のワードラインを同時に有効化し、結合されたビットライン電流をセンシングすることで、論理的および算術的演算を実行する。ECCを統合して誤り耐性を向上させるとともに、プロセッサ命令セットおよびオンチップバスを拡張することでソフトウェア統合を円滑にし、システム全体の性能を最大10.4倍に向上、エネルギー消費を最大12.4倍削減する。

ABSTRACT

In-memory computing is a promising approach to addressing the processor-memory data transfer bottleneck in computing systems. We propose Spin-Transfer Torque Compute-in-Memory (STT-CiM), a design for in-memory computing with Spin-Transfer Torque Magnetic RAM (STT-MRAM). The unique properties of spintronic memory allow multiple wordlines within an array to be simultaneously enabled, opening up the possibility of directly sensing functions of the values stored in multiple rows using a single access. We propose modifications to STT-MRAM peripheral circuits that leverage this principle to perform logic, arithmetic, and complex vector operations. We address the challenge of reliable in-memory computing under process variations by extending ECC schemes to detect and correct errors that occur during CiM operations. We also address the question of how STT-CiM should be integrated within a general-purpose computing system. To this end, we propose architectural enhancements to processor instruction sets and on-chip buses that enable STT-CiM to be utilized as a scratchpad memory. Finally, we present data mapping techniques to increase the effectiveness of STT-CiM. We evaluate STT-CiM using a device-to-architecture modeling framework, and integrate cycle-accurate models of STT-CiM with a commercial processor and on-chip bus (Nios II and Avalon from Intel). Our system-level evaluation shows that STT-CiM provides system-level performance improvements of 3.93x on average (upto 10.4x), and concurrently reduces memory system energy by 3.83x on average (upto 12.4x).

研究の動機と目的

• 現代のコンピューティングシステムにおけるプロセッサ-メモリ間のデータ転送ボトルネックを解消すること。
• STT-MRAMの抵抗性特性を活用し、主記憶型計算を可能にするために、複数のワードラインを同時にアクセス可能にする。
• プロセス変動に起因する信頼性の低下を防ぐために、CiM固有の誤りを検出・訂正可能な拡張ECC方式を採用すること。
• プロセッサ命令セットおよびバス拡張を用いて、STT-CiMを汎用プロセッサシステムに統合すること。
• メモリ階層における最適なデータマッピング技術を用いて、効果を最大化すること。

提案手法

• STT-MRAMアレイで複数のワードラインを同時に有効化し、複数のビットセルを1本のビットラインに接続させ、合算電流を一括してセンシングする。
• 異なる電流和を区別できるように可変リファレンス電流を備えた拡張センシング回路を設計し、論理関数（OR、NOR、AND、NAND、XOR）の計算を実現する。
• 読み取り/書き込み操作以外の主記憶型計算中に生じる誤りを検出・訂正できるように、誤り訂正コード（ECC）方式を拡張する。
• Nios IIプロセッサに新しい命令およびオンチップバスプロトコルを追加し、ソフトウェアがCiM操作を容易に利用できるようにする。
• Nios IIプロセッサおよびAvalonバスのサイクル単位で正確なSTT-CiMモデルを統合し、システムレベルでの評価を実施する。
• 頻繁にアクセスされるデータをSTT-CiMにマッピングするためのデータマッピング技術を開発し、最適なパフォーマンスおよびエネルギー効果を得る。

実験結果

リサーチクエスチョン

• RQ1 STT-MRAMの抵抗性ビットセル構造を活用し、同時に複数のワードラインをアクティブ化することで、主記憶型の論理的および算術的演算を実現できるか？
• RQ2 STT-MRAMのトンネル磁気抵抗が限界に達する中で、プロセス変動を考慮した主記憶型計算における誤り耐性をどのように確保できるか？
• RQ3 汎用プロセッサシステム内にSTT-CiMをプログラマブルなスクラッチパッドとして統合するために、どのようなアーキテクチャ的拡張が必要か？
• RQ4 データマッピング戦略は、STT-CiMのパフォーマンスおよびエネルギー利点を最大限に引き出すためにどれほど有効か？
• RQ5 実際のプロセッサ環境において、STT-CiMを用いたエンドツーエンドのシステムレベルのパフォーマンスおよびエネルギー改善はどの程度達成可能か？

主な発見

• STT-CiMは、テストされたワークロードにおいて平均3.93倍のシステムレベルのパフォーマンス向上を達成し、ピークで最大10.4倍の向上を記録した。
• アーキテクチャは、ベースラインシステムと比較して、平均3.83倍のメモリシステムエネルギー消費削減を実現し、最大で12.4倍の削減を達成した。
• 拡張されたECC方式は、主記憶型計算中に発生する誤りを効果的に検出・訂正し、プロセス変動下でも信頼性を向上させた。
• 命令セットおよびバス拡張によるSTT-CiMのスクラッチパッドとしての統合により、ソフトウェアが主記憶型計算を透明に利用できるようになった。
• 最適なデータマッピング技術は、STT-CiMの活用度を著しく向上させ、パフォーマンスおよびエネルギー利点を最大化した。
• Nios IIおよびAvalonバスのサイクル単位で正確なモデルを用いたシステムレベルの評価により、STT-CiMの実用的妥当性と、実世界のコンピューティングシナリオにおける顕著な利点が確認された。