[論文レビュー] Configurable memory systems for embedded many-core processors

Daniel Bates, Alex Chadwick+1 more|arXiv (Cornell University)|Jan 5, 2016

Parallel Computing and Optimization Techniques参考文献 10被引用数 1

ひとこと要約

この論文では、組み込みマルチコアプロセッサ向けに実行時再構成可能なメモリシステムを提案し、キャッシュおよびメモリ構成の動的最適化により、パフォーマンスとエネルギー効率を向上させることを可能にする。ワークロードの特性に応じてメモリ構成を最適化することで、固定構成と比較して平均で70%のキャッシュミス率低減と20%のパフォーマンス向上を達成し、専用化によってAES暗号化処理の性能がほぼ2倍に向上する。

ABSTRACT

The memory system of a modern embedded processor consumes a large fraction of total system energy. We explore a range of different configuration options and show that a reconfigurable design can make better use of the resources available to it than any fixed implementation, and provide large improvements in both performance and energy consumption. Reconfigurability becomes increasingly useful as resources become more constrained, so is particularly relevant in the embedded space. For an optimised architectural configuration, we show that a configurable cache system performs an average of 20% (maximum 70%) better than the best fixed implementation when two programs are competing for the same resources, and reduces cache miss rate by an average of 70% (maximum 90%). We then present a case study of AES encryption and decryption, and find that a custom memory configuration can almost double performance, with further benefits being achieved by specialising the task of each core when parallelising the program.

研究の動機と目的

• 制限された電力およびリソースの制約に起因する、組み込みマルチコアプロセッサにおける増大するエネルギーおよびパフォーマンスの課題に対処すること。
• 多様なアプリケーションワークロードに適応できない固定メモリアーキテクチャの限界を克服すること。
• 実行時再構成性を有するメモリシステムが、パフォーマンスおよびエネルギー効率の両面で固定設計を上回る可能性があるかどうかを検証すること。
• ソフトウェア特化と動的メモリ構成の統合が、データ移動の低減およびキャッシュ利用効率の向上にどのように寄与するかを調査すること。
• 実世界のワークロード（例：AES暗号化）における再構成可能メモリの利点を実証し、カスタマイズによるパフォーマンスおよびエネルギー効率の向上を示すこと。

提案手法

• 低遅延なコンponent間データ転送を実現するネットワーク中心の通信を備えた、8コアおよび1タイルあたり8メモリバンクを有するLokiタイル型マルチコアアーキテクチャをベースラインとして採用する。
• アプリケーションのニーズに応じて実行時に動的に再マッピングおよび再組織化可能な、再構成可能なメモリシステムを実装する。
• 特定のワークロードに最適化されたメモリ階層（例：キャッシュサイズ、アソシエイティビティ、データ/命令のパーティショニング）をソフトウェアオーバーレイによりカスタマイズする。
• デッドロックを回避するため、ブロッキングバッファと異なるトラフィックタイプ（例：L1→L2、レスポンス）に専用チャネルを備えたネットワークベースの通信を採用する。
• シミュレーションおよび事例研究を通じて、パフォーマンス、エネルギー効率、キャッシュミス率低減の観点から構成を評価する。
• 計算の異なるフェーズ（例：メインループ vs. 初期化）に応じた実行時における動的再構成メカニズムを導入する。

実験結果

リサーチクエスチョン

• RQ1 組み込みマルチコアプロセッサにおいて、再構成可能なメモリシステムは固定メモリアーキテクチャを上回るパフォーマンスおよびエネルギー効率を達成できるか？
• RQ2 マルチコア環境におけるメモリシステムの最適な構成オプションは何か？ また、ワークロードごとにその最適値はどのように変化するか？
• RQ3 メモリ階層の動的実行時再構成が、キャッシュミス率の低減およびパフォーマンス向上にどの程度寄与するか？
• RQ4 メモリ構成のソフトウェア特化が、AES暗号化のような実世界のアプリケーションに与える影響は何か？
• RQ5 制限された組み込みシステムにおいて、再構成のオーバーヘッドとパフォーマンス向上のトレードオフはどのようなものか？

主な発見

• 2つの競合するプログラムが存在するワークロードにおいて、再構成可能なキャッシュシステムは、最良の固定構成と比較して平均で20%のパフォーマンス向上と70%のキャッシュミス率低減を達成した。
• 最大のパフォーマンス向上は70%に達し、キャッシュミス率の最大低減は90%に達した。これはリソース競合下での顕著な利点を示している。
• AES暗号化および復号化の事例研究において、カスタムメモリ構成によりデータおよび命令メモリの割り当てを最適化することで、性能がほぼ2倍に向上した。
• 並列化されたAES実行における各コアのタスクを特化させることで、さらにパフォーマンスが向上し、ハードウェア再構成とソフトウェア特化の相乗効果が顕著に現れた。
• 再構成可能システムにより、データ移動が低減され、大がかりでエネルギー集約的なメモリ構造への依存が軽減された。これにより、面積オーバーヘッドを増大させることなくエネルギー効率が向上した。
• 再構成性の利点は、リソース制約が厳しい状況で特に顕著であり、厳密な電力および面積予算を有する組み込みシステムにおいて特に有効であることが示された。