[論文レビュー] Cryogenic Characerization and Modeling of Standard CMOS down to Liquid Helium Temperature for Quantum Computing

Zhen Li, Chao Luo+4 more|arXiv (Cornell University)|Nov 28, 2018

Advancements in Semiconductor Devices and Circuit Design参考文献 19被引用数 4

ひとこと要約

本稿では、300 Kから4.2 Kまで、0.18 µm CMOSプロセス（1.8Vおよび5V）の液体ヘリウム温度域における低温特性評価とコンpact SPICEモデルの構築を報告する。BSIM3v3に基づくパrameter抽出と、kink効果を補正するサブサーキットモデルを用いた。得られたモデルは、液体ヘリウム温度域でI-VフィッティングのRMS誤差が2%未満に抑えられ、量子コンピューティング制御系に向けた低温CMOS回路の正確なシミュレーションを可能にする。

ABSTRACT

Cryogenic characterization and modeling of 0.18um CMOS technology (1.8V and 5V) are presented in this paper. Several PMOS and NMOS transistors with different width to length ratios(W/L) were extensively characterized under various bias conditions at temperatures ranging from 300K down to 4.2K. We extracted their fundamental physical parameters and developed a compact model based on BSIM3V3. In addition to their I-V characteristics, threshold voltage(Vth) values, on/off current ratio, transconductance of the MOS transistors, and resistors on chips are measured at temperatures from 300K down to 4.2K. A simple subcircuit was built to correct the kink effect. This work provides experimental evidence for implementation of cryogenic CMOS technology, a valid industrial tape-out process model, and romotes the application of integrated circuits in cryogenic environments, including quantum measurement and control systems for quantum chips at very low temperatures.

研究の動機と目的

• 液体ヘリウム温度域まで標準SPICEモデリングを拡張することで、量子コンピューティング用制御系に向けた信頼性の高い低温CMOS回路設計を可能にすること。
• 300 Kから4.2 Kの範囲で、さまざまなW/L比およびバイアス条件における0.18 µm CMOSトランジスタ（NMOSおよびPMOS）を体系的に特性評価すること。
• BSIM3v3の温度依存パラメータを抽出・改訂し、低温領域でのデバイス動作を正確に反映するようにすること。
• LDD領域の凍結効果を表現する非線形抵抗素子を含むサブサーキットモデルを用いて、低温I-V特性に現れるkink効果を補正すること。
• EDAツールで直接利用可能な、検証済みで産業用途に適したコンパクトモデルを提供し、低温集積回路のtape-outを支援すること。

提案手法

• 液体ヘリウムと液体窒素を用いたディップスティック方式の低温測定装置を用い、300 Kから4.2 Kの範囲で、W/L、酸化膜厚さ、電圧が異なる36個のCMOSデバイスについてDC I-V測定を実施した。
• 真空フラanged鋼管、DIPソケット、Rh-Fe温度センサを備えたカスタム低温テスト装置を用い、安定した低温測定を実現した。
• 全温度範囲にわたり測定データから主要デバイスパラメータ（Vth、Ion/Ioff、Gm,max、抵抗率）を抽出した。
• 局所最適化を用いた半経験的かつ物理的知見に基づく抽出プロセスにより、しきい値電圧、移動度、短チャネル効果、ボトム効果に焦点を当てたBSIM3v3モデルパラメータの改訂を実施した。
• サブサーキットモデルとして、基板に直列に非線形抵抗素子を配置し、kink効果を補正した。抵抗値はMATLABを用いた多項式フィッティングにより抽出した。
• シミュレートされたI-V曲線と測定値のRMS誤差を評価し、Ithを測定最大電流に設定した。

実験結果

リサーチクエスチョン

• RQ1 標準的な0.18 µm CMOSプロセスは、4.2 Kまで信頼性を持って特性評価・モデリング可能か？
• RQ2 300 Kから4.2 Kの範囲で、しきい値電圧、オン/オフ電流比、トランスコンダクタンスといった主要MOSFETパラメータはどのように温度に依存するか？
• RQ3 標準BSIM3v3モデルは低温領域でどの程度不適切となり、どのように修正可能か？
• RQ4 非線形抵抗素子を含むサブサーキットモデルは、低温CMOSデバイスにおけるkink効果を効果的に低減できるか？
• RQ5 改訂されたモデルは、低温集積回路のEDAシミュレーションに十分な精度を達成できるか？

主な発見

• 0.18 µm CMOSのしきい値電圧（Vth）およびアクティブ領域抵抗が、300 Kから4.2 Kまで初めて測定された。
• パラメータ改訂およびkink補正を施した後、シミュレートと測定I-V曲線間のRMS誤差は、元のBSIM3v3モデルの60%以上から2%未満にまで低減された。
• 薄酸化膜NMOS（W/L = 10 µm/0.16 µm）では、VBS = 0 Vバイアス下で4.2 Kで1.71%のRMS誤差を達成した。
• 厚酸化膜PMOS（W/L = 10 µm/10 µm）では、VBB = 4 Vバイアス下で4.2 Kで0.96%のRMS誤差を達成した。
• 低VDS領域でのI-V曲線のずれを引き起こすkink効果は、LDD領域の凍結効果を表現する非線形抵抗素子を含むサブサーキットにより効果的に補正された。
• 得られたコンパクトSPICEモデルは、標準CMOSプロセスで4.2 Kまで有効な初のBSIM3v3ベースのモデルであり、低温IC設計におけるEDAシミュレーションへの直接適用を可能にした。