[論文レビュー] Design of a Superconducting Multiflux Non-Destructive Readout Memory Unit

Beyza Zeynep Ucpinar, Yasemin Kopur+3 more|arXiv (Cornell University)|Sep 26, 2023

Semiconductor materials and devices被引用数 4

ひとこと要約

本稿では、急速単一磁束量子（RSFQ）技術に基づく局所フィードバック配線構造を用いて、1フラックスンと複数フラックスンの両方の記憶機能を備えた超伝導性非破壊読み出し（NDRO）メモリユニットを提案する。設計は1ビットNDROで64%、2ビットM-NDROで20%のマージンを達成し、超高速なSFQパルス伝搬と最適化されたジョセフソン伝送ラインを活用することで、最小限のリフレッシュオーバーヘッドで高密度・高速な低温メモリを実現する。

ABSTRACT

Due to low power consumption and high-speed performance, superconductor circuit technology has emerged as an attractive and compelling post-CMOS technology candidate. However, the design of dense memory circuits presents a significant challenge, especially for tasks that demand substantial memory resources. While superconductor memory cells offer impressive speed, their limited density is the primary yet-to-be-solved challenge. This study tackles this challenge head-on by introducing a novel design for a Non-Destructive Readout (NDRO) memory unit with single or multi-fluxon storage capabilities within the same circuit architecture. Notably, single storage demonstrates a critical margin exceeding 20\%, and multi-fluxon storage demonstrates 64\%, ensuring reliable and robust operation even in the face of process variations. These memory units exhibit high clock frequencies of 10GHz. The proposed circuits offer compelling characteristics, including rapid data propagation and minimal data refreshment requirements, while effectively addressing the density concerns associated with superconductor memory, doubling the memory capacity while maintaining the high throughput speed.

研究の動機と目的

• ポストCMOSコンピューティングの主要な障壁である超伝導回路における低メモリ密度の課題に対処する。
• 低温コンピューティングシステムと互換性があり、スケーラブルかつ高速なメモリアーキテクチャを開発する。
• 最小限のリフレッシュ要件で非破壊読み出しを可能にし、効率性とスループットを向上させる。
• パrameter変更によって1ビットおよび2ビット記憶を統合的にサポートする同一回路アーキテクチャを設計する。
• プロセス変動に対して高い耐性を示すために、高い設計マージンを実現する。

提案手法

• リードアウト後の迅速なデータリロードを可能にするために、ジョセフソン伝送ライン（JTL）、スプリッタ（SPL）、コンフルエンスバッファ（CBU）を用いた局所フィードバック配線構造を実装する。
• NDROセルでは1フラックスンで1ビットを表現し、M-NDROセルでは複数クロックジェネレータ（MCG）とリセットジェネレータ（RG）を用いて3つのフラックスンで2ビットを表現する。
• SFQパルスの内在的高速性を活用してデータリフレッシュ時間を最小限に抑え、CBUのタイミングに依存して回復を実現する。
• 10GHz動作をサポートするため、基本的な配線セル（JTL、SPL、CBU）の遅延を最小限に最適化する。
• アーキテクチャの変更なしに、ストレージループのパrameterチューニングにより、異なるフラックスン記憶レベルを実現する。
• プロセス変動に対する耐性を評価するために、qCSソフトウェアを用いてマージン解析を実施する。

実験結果

リサーチクエスチョン

• RQ1 同一の超伝導回路アーキテクチャが、高い信頼性を備えた1ビットおよび2ビット非破壊読み出しメモリを両立可能か？
• RQ2 局所フィードバック配線構造は、超伝導メモリにおけるリフレッシュ時間を最小限に抑え、高速動作を実現できるか？
• RQ3 プロセス変動下における1ビットおよび2ビットNDROセルの実現可能な設計マージンはどの程度か？
• RQ4 スケーラブルかつ低温環境に適したメモリ設計において、多フラックスン記憶を効率的に実装できるか？
• RQ5 複数クロックジェネレータとリセットジェネレータの使用は、M-NDROセルにおけるカウンタ機能をどの程度実現できるか？

主な発見

• 1ビットNDROメモリユニットは64%の臨界マージンを達成し、プロセス変動に対して強い耐性を示している。
• 2ビットM-NDROメモリユニットは20%のマージンを達成し、複雑性が増したにもかかわらず、堅牢性を示している。
• 両メモリユニットとも最大クロック周波数10GHzで動作し、高スループットのデータ処理を可能にしている。
• 局所フィードバック配線構造により、データリロードがほぼ即時に行えるようになり、リフレッシュオーバーヘッドが無視できるほどに低下した。
• M-NDRO回路は、セットおよびリセット信号を用いてインクリメントおよびデクリメント動作を正常に実行し、フラックスベースのカウンタとして機能している。
• 共有配線とスケーラブルなパrameterチューニングを活用することで、単一フラックスン設計と比較してメモリ容量を2倍に増加させつつ、高帯域と低消費電力の両立を実現した。