[論文レビュー] Design of a Transport Triggered Architecture Processor for Flexible Iterative Turbo Decoder

Shahriar Shahabuddin, Janne Janhunen+1 more|arXiv (Cornell University)|Jan 17, 2015

Advanced Wireless Communication Techniques参考文献 11被引用数 9

ひとこと要約

本論文では、3GPP LTE準拠システムにおける柔軟で高スループットなトゥーリングデコーディングを目的として、アプリケーション固有命令セットプロセッサ（ASIP）として設計されたトランスポートトレiggersドアーキテクチャ（TTA）プロセッサを提示する。このプロセッサは、1つのプログラマブルプラットフォーム上で複数の準最適なMAPアルゴリズム（特にmax-log-MAP）をサポートし、200 MHzで31.32 Mbpsのスループットを達成し、競合しないメモリアクセスと低遅延を実現するQPPインタリーブャを備えている。

ABSTRACT

In order to meet the requirement of high data rates for the next generation wireless systems, the efficient implementation of receiver algorithms is essential. On the other hand, the rapid development of technology motivates the investigation of programmable implementations. This paper summarizes the design of a programmable turbo decoder as an applicationspecific instruction-set processor (ASIP) using Transport Triggered Architecture (TTA). The processor architecture is designed in such manner that it can be programmed to support other receiver algorithms, for example, decoding based on the Viterbi algorithm. Different suboptimal maximum a posteriori (MAP) algorithms are used and compared to one another for the softinput soft-output (SISO) component decoders in a single TTA processor. The max-log-MAP algorithm outperforms the other suboptimal algorithms in terms of latency. The design enables the designer to change the suboptimal algorithms according to the bit error rate (BER) performance requirement. Unlike many other programmable turbo decoder implementations, quadratic polynomial permutation (QPP) interleaver is used in this work for contention-free memory access and to make the processor 3GPP LTE compliant. Several optimization techniques to enable real time processing on programmable platforms are introduced. Using our method, with a single iteration 31.32 Mbps throughput is achieved for the max-log-MAP algorithm for a clock frequency of 200 MHz.

研究の動機と目的

• 反復的トゥーリングデコーディングに適した、複数の準最適なMAPアルゴリズムをサポートするプログラマブルでアプリケーション固有のプロセッサを設計すること。
• TTAベースのASIPアーキテクチャを用いて、3GPP LTE準拠システムにおける高スループットと低遅延を達成すること。
• ハードウェアを再設計することなく、BERおよび遅延要件に基づいてデコーディングアルゴリズムを柔軟に再構成可能にすること。
• QPPインタリーブャを実装して、競合のないメモリアクセスと3GPP LTE標準仕様への完全準拠を実現すること。
• 最適化技術と効率的なスケジューリングを用いて、プログラマブルプラットフォーム上でリアルタイム処理を実証すること。

提案手法

• プロセッサは、データパスと命令レベル並列性に対する細かい制御を可能にするTTA（トランスポートトレiggersドアーキテクチャ）モデルを用いて設計された。
• TCE（TTAコンパイラー環境）ツールチェーンにより、高水準なCコードをグラフィカルにプロセッサアーキテクチャのグラフにコンパイルおよびマッピングできる。
• この設計は、max-log-MAP、線形log-MAP、定数log-MAP、log-MAPを含む複数の準最適なMAPアルゴリズムを1つのプロセッサでサポートする。
• QPP（2次順列多項式）インタリーブャが実装され、効率的で競合のないメモリアクセスと3GPP LTE準拠を実現する。
• 完全なバス利用率やサイクル単位のスケジューリングといった最適化技術が適用され、遅延の最小化とスループットの最大化が図られた。
• プロセッサはサイクル単位のモデルを用いて評価され、各アルゴリズムのクロックサイクル数とスループットが測定された。

実験結果

リサーチクエスチョン

• RQ1 1つのTTAベースのASIPが、最小限のハードウェアオーバーヘッドで複数の準最適なMAPアルゴリズムを効率的にサポートできるか。
• RQ2 プログラマブルプラットフォーム上でのmax-log-MAPアルゴリズムは、他の準最適アルゴリズムと比較して遅延とスループットの点でどのように差異を示すか。
• RQ3 TTAベースのトゥーリングデコーダーにおいて、QPPインタリーブャの使用がメモリアクセス効率と3GPP LTE準拠性に与える影響は何か。
• RQ4 バススケジューリングや命令レベル並列性といった最適化技術が、リアルタイム処理性能をどの程度向上できるか。
• RQ5 TTAベースのプロセッサは、純粋なハードウェア設計と同等の高スループットを達成しつつ、複数のデコーディングアルゴリズムのプログラマブル性を維持できるか。

主な発見

• max-log-MAPアルゴリズムは、1反復あたり39,226クロックサイクルで最も低い遅延を達成し、log-MAP（834,253サイクル）と比べて顕著に少ない。
• 200 MHzのクロック周波数でmax-log-MAPに対して31.32 Mbpsのスループットを達成し、多数の先行するプログラマブル実装を上回っている。
• QPPインタリーブャにより、競合のないメモリアクセスが実現され、3GPP LTE標準仕様への完全準拠が保証された。
• log-MAPは複雑な条件分岐論理のため、ブランチ命令数（24,576）が最も多く、max-log-MAPと比較して遅延が増加している。
• BERおよび遅延要件に基づいてアルゴリズム間での再構成が可能であり、高い柔軟性を示している。
• 1つのTTAプロセッサが複数のデコーディングアルゴリズムを効率的に実装できることを示しており、将来的なシステムではマルチコア拡張によりスループットをスケーラブルに拡大可能である。