[論文レビュー] Design of Parity Preserving Logic Based Fault Tolerant Reversible Arithmetic Logic Unit

Rakshith Saligram, Shrihari Shridhar Hegde+3 more|arXiv (Cornell University)|Jul 14, 2013

Quantum Computing Algorithms and Architecture参考文献 11被引用数 5

ひとこと要約

本論文は、最小限のエントロピー生成と誤り耐性を実現するパリティ保存論理ゲートに基づく耐故障性を有する可逆算術論理装置（ALU）を提案している。この設計は、可逆論理を用いて7つの算術演算および4つの論理演算をサポートしており、パリティ保存と最適化されたゲートレベル合成により故障耐性を達成し、量子コストとアスクィラ入力を低減している。

ABSTRACT

Reversible Logic is gaining significant consideration as the potential logic design style for implementation in modern nanotechnology and quantum computing with minimal impact on physical entropy .Fault Tolerant reversible logic is one class of reversible logic that maintain the parity of the input and the outputs. Significant contributions have been made in the literature towards the design of fault tolerant reversible logic gate structures and arithmetic units, however, there are not many efforts directed towards the design of fault tolerant reversible ALUs. Arithmetic Logic Unit (ALU) is the prime performing unit in any computing device and it has to be made fault tolerant. In this paper we aim to design one such fault tolerant reversible ALU that is constructed using parity preserving reversible logic gates. The designed ALU can generate up to seven Arithmetic operations and four logical operations.

研究の動機と目的

• 可逆論理計算における耐故障性を有する可逆ALU設計の不足に応えること。
• 誤り検出および耐性を確保するため、入力出力のパリティを維持するALUを開発すること。
• 可逆算術ユニットにおける量子コスト、アスクィラ入力、および古典的制御信号を最小限に抑えること。
• パリティ保存型論理ゲートをスケーラブルで耐故障性のあるALUアーキテクチャに統合すること。
• 将来的な量子計算およびナノスケール計算システムにおける可逆ALUの実用的妥当性を示すこと。

提案手法

• 著者は、入力と出力のパリティが演算全体で一貫していることを保証するパリティ保存型可逆論理ゲートを用いてALUを構築した。
• ALUは、7つの算術演算（加算、減算、インクリメント、デクリメントなど）および4つの論理演算（AND、OR、XOR、NOT）をサポートするように設計された。
• 量子コストとアスクィラ・キュービットの削減を図るため、モジュラーなアーキテクチャと制御されたゲートレベル合成を採用した。
• 故障耐性は、パリティチェックによって達成され、任意の1ビットエラーがパリティを変化させ、検出可能となる。
• ゲート間の接続と信号ルーティングを最適化し、古典的制御のオーバーヘッドを低減し、スケーラビリティを向上させた。
• 最終的なALUは、検証済みの機能性を有する可逆論理プリミティブを用いて合成され、シミュレーションおよび真理値表解析によって検証された。

実験結果

リサーチクエスチョン

• RQ1 故障耐性を確保するため、入力出力状態間のパリティを維持する可逆ALUは、どのように設計できるか？
• RQ2 量子コストとアスクィラ入力を最小限に抑えるために、パリティ保存型可逆ゲートの最適な構成は何か？
• RQ3 1つの可逆ALUアーキテクチャが、故障検出機能を備えた算術演算と論理演算の両方をサポートできるか？
• RQ4 提案された設計は、既存の可逆論理ユニットと比較して、効率性および故障耐性において優れているか？
• RQ5 最小限のリソースオーバーヘッドで、耐故障性を有する可逆ALUが処理可能な最大演算数は何か？

主な発見

• 提案されたALUは、単一の統合可逆論理アーキテクチャを用いて7つの算術演算および4つの論理演算をサポートしている。
• 入力出力パリティの保存により故障耐性を達成し、パリティ不一致を用いて1ビットエラーを検出可能である。
• 最適化されたゲートレベル合成とアスクィラキュービットの削減により、ALUの量子コストが最小化された。
• 古典的制御ラインの数が削減され、量子およびナノスケールシステムにおけるスケーラビリティとオーバーヘッドの低減が達成された。
• 真理値表検証およびシミュレーションにより、すべての11演算においてALU設計が機能的正しさとパリティの一貫性を示した。
• 低エントロピーおよび誤り検出機能の両方を備えているため、将来的な可逆計算および量子計算システムへの統合に適している。