[論文レビュー] Design of Synchronous Section-Carry Based Carry Lookahead Adders with Improved Figure of Merit

Padmanabhan Balasubramanian|arXiv (Cornell University)|Jun 17, 2016

Quantum-Dot Cellular Automata参考文献 22被引用数 4

ひとこと要約

本稿では、32/28nm CMOSプロセスにおける32ビット二進加算において、エネルギー遅延面積効率を向上させるために、半カスタム標準セルを用いた最適化された同期セクションキャリー基盤キャリーオーライクス加算器（SCBCLA）を提案する。従来のハイブリッドCCLAと比較して77.3%、以前のSCBCLA設計と比較して88.3%の図面の優位性（FOM）の向上を達成した。FOMは、消費電力、遅延、面積の逆積として定義され、改善されたキャリーオーライクスジェネレータのおかげで最大化され、その結果、優れたエネルギー遅延面積効率が実現された。

ABSTRACT

The section-carry based carry lookahead adder (SCBCLA) architecture was proposed as an efficient alternative to the conventional carry lookahead adder (CCLA) architecture for the physical implementation of computer arithmetic. In previous related works, self-timed SCBCLA architectures and synchronous SCBCLA architectures were realized using standard cells and FPGAs. In this work, we deal with improved realizations of synchronous SCBCLA architectures designed in a semi-custom fashion using standard cells. The improvement is quantified in terms of a figure of merit (FOM), where the FOM is defined as the inverse product of power, delay and area. Since power, delay and area of digital designs are desirable to be minimized, the FOM is desirable to be maximized. Starting from an efficient conventional carry lookahead generator, we show how an optimized section-carry based carry lookahead generator is realized. In comparison with our recent work dealing with standard cells based implementation of SCBCLAs to perform 32-bit addition of two binary operands, we show in this work that with improved section-carry based carry lookahead generators, the resulting SCBCLAs exhibit significant improvements in FOM. Compared to the earlier optimized hybrid SCBCLA, the proposed optimized hybrid SCBCLA improves the FOM by 88.3%. Even the optimized hybrid CCLA features improvement in FOM by 77.3% over the earlier optimized hybrid CCLA. However, the proposed optimized hybrid SCBCLA is still the winner and has a better FOM than the currently optimized hybrid CCLA by 15.3%. All the CCLAs and SCBCLAs are implemented to realize 32-bit dual-operand binary addition using a 32/28nm CMOS process.

研究の動機と目的

• デジタル算術回路部におけるエネルギー遅延面積効率を向上させるために、同期セクションキャリー基盤キャリーオーライクス加算器（SCBCLAs）の図面の優位性（FOM）を改善すること。
• 従来の標準セルベースおよびFPGA実装のSCBCLAおよびCCLA設計における、消費電力、遅延、面積のトレードオフの制限を解消すること。
• 最適化されたキャリーオーライクスジェネレータを用いた半カスタム実装によるSCBCLAの開発により、性能指標の向上を図ること。
• 同一プロセスおよび設計条件下で、提案されたSCBCLAを既存のハイブリッドCCLAおよびSCBCLAアーキテクチャと比較すること。
• 提案された設計が、最適化されたハイブリッドCCLAおよび以前のSCBCLA実装よりも高いFOMを達成することを実証すること。

提案手法

• 提案されたSCBCLA設計の基盤として、効率的な従来のキャリーオーライクスジェネレータが用いられる。
• 標準ジェネレータに代わる、新しいセクションキャリー基盤キャリーオーライクスジェネレータが合成され、クリティカルパス遅延と消費電力を低減する。
• 物理的実装効率を確保するため、32/28nm CMOSプロセスで標準セルを用いた半カスタム方式で設計が実装された。
• 図面の優位性（FOM）は、消費電力、遅延、面積の逆積として計算され、性能向上の定量的評価がなされた。
• 提案されたアーキテクチャは、同一の32ビット二入力加算条件の下で、以前の最適化されたハイブリッドCCLAおよびSCBCLA設計と比較された。
• 設計最適化は、消費電力、遅延、面積を同時に最小化することでFOMを最大化することに焦点を当てた。

実験結果

リサーチクエスチョン

• RQ1 アーキテクチャ的およびジェネレータレベルの最適化を通じて、同期SCBCLAsの図面の優位性（FOM）をどのように向上させられるか？
• RQ2 提案されたSCBCLAは、既存のハイブリッドCCLAおよびSCBCLA設計と比較して、FOMの観点でどの程度の相対的性能向上を達成するか？
• RQ3 FPGAや標準セルベース実装と比較して、半カスタム標準セル実装がFOMにどの程度の向上をもたらすか？
• RQ4 最適化されたセクションキャリー基盤キャリーオーライクスジェネレータは、32ビット加算器において、消費電力と遅延を低減しつつ、面積効率を維持できるか？
• RQ5 最適化されたハイブリッドCCLAと比較して、提案されたSCBCLAはFOMおよび全体的な効率の観点でどの程度優れているか？

主な発見

• 提案された最適化されたハイブリッドSCBCLAは、以前の最適化されたハイブリッドSCBCLAと比較して、図面の優位性（FOM）を88.3%向上させた。
• 提案されたSCBCLAは、以前の最適化されたハイブリッドCCLAと比較して、FOMで77.3%の向上を達成した。
• 提案されたSCBCLAは、最適化されたハイブリッドCCLAと比較してFOMで15.3%優れており、比較において最高性能の設計であった。
• CCLAsおよびSCBCLAsを含むすべての設計は、一貫性のある性能評価のため、32/28nm CMOSプロセスを用いて実装された。
• FOMの向上は、最適化されたセクションキャリー基盤キャリーオーライクスジェネレータが消費電力と遅延を低減しつつ、面積効率を維持したことに起因する。
• 結果は、半カスタム標準セル実装が、従来のFPGAおよび標準セルベース実装と比較して顕著なFOMの向上を実現できることを確認した。