[論文レビュー] Designing a CPU model: from a pseudo-formal document to fast code

Frédéric Blanqui, Claude Helmstetter+3 more|arXiv (Cornell University)|Sep 20, 2011

Parallel Computing and Optimization Techniques参考文献 9被引用数 6

ひとこと要約

本論文では、ARMv6アーキテクチャの公式リファレンスマニュアルの擬似形式的記述部分から直接、高パフォーマンスで最適化されたSystemC/TLM指令セットシミュレータ（ISS）を自動生成する手法を提示する。命令符号化、抽象構文木（AST）における動作、アセンブリ構文を抽出し、自動最適化を適用し、動的翻訳を可能にするISSを生成することで、手書きされたISSと同等のシミュレーション速度を達成し、手書きARMv5 ISSよりも平均0.9%のパフォーマンス向上を実現した。

ABSTRACT

For validating low level embedded software, engineers use simulators that take the real binary as input. Like the real hardware, these full-system simulators are organized as a set of components. The main component is the CPU simulator (ISS), because it is the usual bottleneck for the simulation speed, and its development is a long and repetitive task. Previous work showed that an ISS can be generated from an Architecture Description Language (ADL). In the work reported in this paper, we generate a CPU simulator directly from the pseudo-formal descriptions of the reference manual. For each instruction, we extract the information describing its behavior, its binary encoding, and its assembly syntax. Next, after automatically applying many optimizations on the extracted information, we generate a SystemC/TLM ISS. We also generate tests for the decoder and a formal specification in Coq. Experiments show that the generated ISS is as fast and stable as our previous hand-written ISS.

研究の動機と目的

• 組み込みシステム向けに手書きされたISS実装の長期的でミスを誘発しやすい開発時間を短縮すること。
• プロセッサリファレンスマニュアル（例：ARMv6）に含まれる擬似形式的記述を活用して自動コード生成を行うこと。
• 手書き最適化版と同等またはそれを上回る速度を達成する高パフォーマンスなISSを生成すること。
• 同じソースから形式的Coq仕様やデコーダー用ユニットテストといった追加のアーティファクトを生成すること。
• 再利用可能な中間表現を通じて、他のISA（例：MIPS、PowerPC）への容易なリターゲティングを可能にすること。

提案手法

• 独自のツールチェーンを用いて、ARMv6リファレンスマニュアルから擬似形式的命令記述（符号化テーブル、擬似コード、構文）を抽出する。
• 動作には抽象構文木（AST）を、構文と符号化には構造化されたメタデータを用いて、抽出データを標準化された中間表現に変換する。
• データフロー解析、パラメータおよび変数の追跡、分岐予測モデル化（例：may_branch関数）などを含む複数の自動最適化を中間表現に適用する。
• 動的翻訳を可能にするSystemC/TLMベースのISSを生成する——再実行時に再符号化を避けるために、デコード済み命令をキャッシュする。
• 同じ中間表現から形式的Coq仕様およびデコーダー用ユニットテストを生成する。
• LLVMベースの動的翻訳用バックエンドおよび将来のアセンブラ生成の可能性を考慮した拡張性を備える。

実験結果

リサーチクエスチョン

• RQ1 プロセッサリファレンスマニュアルの擬似形式的記述から、手動でのコード修正なしに高パフォーマンスで最適化されたISSを自動生成できるか？
• RQ2 自動生成されたISSは、手書き最適化済みの手書きISSと同等のシミュレーションパフォーマンスを達成するか？
• RQ3 中間表現に対する自動分析および変換によって、ISS生成における正しさとパフォーマンスの両方がどの程度向上するか？
• RQ4 同じ中間表現が、形式的仕様、テスト、最適化コードといった複数の出力形式をサポートできるか？
• RQ5 本手法は、類似した文書構造を持つ他の命令セットアーキテクチャ（ISA）に対してもスケーラブルまたは適応可能か？

主な発見

• 生成されたARMv6 ISSは、全体の平均シミュレーション速度が92.47 Mi/sに達し、手書きARMv5 ISS（91.60 Mi/s）よりも平均0.9%高速であり、測定誤差の範囲内である。
• 64ビットシステムでは、一部のベンチマークで最大7.4%の性能向上を示しており、現代のハードウェア環境における優れたパフォーマンスと移植性を示している。
• 暗号、ループ、ソートなどの複数のベンチマークおよび最適化レベル（O0およびO3）において、安定したパフォーマンスを示しており、32ビットシステムでもパフォーマンス低下が最小限に抑えられている。
• 手書きによるコーディングと比較して、開発時間を大幅に短縮しつつ、同等のパフォーマンスと安定性を維持している。
• 中間表現により、デコーダー用の形式的Coq仕様およびユニットテストを自動生成可能であり、検証性と保守性が向上している。
• MIPSやPowerPCなどの他のISAに対しても、本手法は拡張可能であり、文書品質が向上すれば（例：ARMv7マニュアル）、さらなる最適化の可能性を有している。