[論文レビュー] Development of A 16:1 serializer for data transmission at 5 Gbps

S. Hou, Z. Liang+7 more|arXiv (Cornell University)|Jan 1, 2009

Advancements in PLL and VCO Technologies参考文献 12被引用数 3

ひとこと要約

本論文では、高エネルギー物理学実験に一般的な放射線環境を想定した5 Gbpsデータ伝送を目的とした16:1シリアライザASICを提案する。0.25 µmシリコン・オン・サファイア（SoS）CMOSプロセスで製造され、500 mWの消費電力、54 psのピーク・ツー・ピークの決定的ジャッタ、3 ps未塔のRMSランダムジャッタを達成しており、LHC検出器のアップグレードに向けた高速・低消費電力光リンクを実現する。

ABSTRACT

Radiation tolerant, high speed and low power serializer ASIC is critical for optical link systems in particle physics experiments. Based on a commercial 0.25 um silicon-on-sapphire CMOS technology, we design a 16:1 serializer with 5 Gbps serial data rate. This ASIC has been submitted for fabrication. The post-layout simulation indicates the deterministic jitter is 54 ps (pk-pk) and random jitter is 3 ps (rms). The power consumption of the serializer is 500 mW. The design details and post layout simulation results are presented in this paper.

研究の動機と目的

• 次世代の素粒子物理学実験における高速・低消費電力・放射線耐性を持つシリアライザのニーズに対応すること。
• LHCスーパーアップグレード要件に応えるために、既存のGOLおよびG-Linkチップの消費電力およびデータレートの制限を克服すること。
• フロントエンドボード1枚あたりの消費電力予算を最小限に抑えて100 Gbpsの光データリンクを実現すること。
• 0.25 µmシリコン・オン・サファイア（SoS）CMOS技術を活用し、放射線耐性と高速動作を向上させること。
• 低ジャッタおよび1回のエラー効果（SEE）に強く、耐障害性の高い高速シリアライザの設計を実現すること。

提案手法

• 4段の級進的2:1マルチプレクサステージを備えた16:1マルチプレクサ構造を採用。高速動作を実現するため、対称的な補完クロック信号を用いた静的Dフリップフロップを採用。
• 312.5 MHz、625 MHz、1.25 GHz、2.5 GHzの精密で位相ロックされたクロック信号を生成するため、電圧制御発진器（VCO）、チャージポンプ、ローパスフィルタを備えた位相ロックループ（PLL）を実装。
• 50 Ω伝送線路を駆動するため、4段階のCMLドライバと20 mAバイアス電流を採用。5 Gbpsでの信号整合性を確保。
• 差動入力信号をCMOSレベルに変換するため、LVDS受信回路を統合。
• 1回のエラー効果（SEE）に対する耐性を高めるために、大規模なトランジスタサイズと静的Dフリップフロップを用いた放射線硬化技術を適用。
• マルチプレクサとPLLの電源およびグラウンドネットワークを分離し、ノイズカップリングとジャッタの低減を図る。

実験結果

リサーチクエスチョン

• RQ1 放射線耐性環境下で500 mW未満の消費電力で5 Gbpsデータレートを達成できる16:1シリアライザは実現可能か？
• RQ2 0.25 µm SoS CMOSプロセスにおける5 Gbpsシリアライザの実現可能なジャッタ性能（決定的およびランダム）はどの程度か？
• RQ3 ボンディングワイヤのインダクタンスは、CMLドライバ出力の帯域幅および信号整合性にどのように影響するか？
• RQ4 Dフリップフロップに使用する対称的補完クロック信号を用いることで、2 GHzを超える高速マルチプレクサステージでの動作が可能になるか？
• RQ5 将来の設計において、複数のシリアライザが1つのPLLを共有することで、消費電力をどの程度削減できるか？

主な発見

• シリアライザは合計507 mWの消費電力で5 Gbpsのシリアルデータレートを達成。これは、16:1マルチプレクサに238 mW、PLLに173 mW、CMLドライバに96 mWを要する。
• レイアウト後シミュレーションでは、決定的ジャッタが54 ps（pk-pk）であることが確認され、優れたタイミング安定性を示している。
• ランダムジャッタは3 ps未塔（RMS）と推定され、主にVCOの位相ノイズに起因しており、低タイミングジャッタを実現している。
• 1 mmボンディングワイヤを用いたCMLドライバは3 dB帯域幅5.5 GHzを達成。5 mmワイヤでは帯域幅が3.6 GHzに低下し、短い接続が必要であることが示された。
• アイ・ダイアグラムのシミュレーションでは、5 Gbpsで400 mVを超えるピーク・ツー・ピーク出力アムプリチュードを示し、明確なアイ・オープンを確認。信号整合性が確保されている。
• 本設計は0.25 µm SoS CMOSで製造されており、高帯域（fT = 90 GHz）と粒子物理学用途における強化された放射線耐性を提供している。