[論文レビュー] Development of Vertically Integrated Circuits for ILC Vertex Detectors

R. Lipton|arXiv (Cornell University)|Jan 29, 2009

3D IC and TSV technologies参考文献 2被引用数 5

ひとこと要約

この論文では、国際線形衝突型加速器（ILC）のバーテックス・ディテクタ用に、最初の3次元垂直統合回路（VIP）の開発と試験が行われた。このVIPは、Through-Silicon Vias（TSVs）と酸化物接合を用いて、3つの機能的層のCMOS電子回路を積み重ねたものである。初期のVIPではリーク電流と不一致による低出力および性能の問題が生じたが、より大きなトランジスタと再設計された論理回路を備えた商業的0.13 µm 3Dプロセスで製造された改良型VIP2bチップは、信頼性が向上し、将来の低質量・高密度のバーテックス・ディテクタの実現に向けた道筋を示している。この分野では、高度な3D統合とレーザーアニーリングによるバックサイド接触技術が活用される。

ABSTRACT

We report on studies of vertically interconnected electronics (3D) performed by the Fermilab pixel group over the past two years. These studies include exploration of interconnect technology, backside thinning and laser annealing, the production of the first 3D chip for particle physics, the VIP, and plans for a commercial two-tier 3D fabrication run.

研究の動機と目的

• ILCバーテックス・ディテクタ用に垂直統合3次元回路を開発し、ピクセルあたりの処理能力を向上させるとともに、接続長を短縮する。
• 完全脱電界SOI技術におけるリーク電流とトランジスタの不一致が原因で生じる初期3D設計の出荷率および性能の制限を克服する。
• 酸化物接合とTSVsを用いて3D読み出しICと事前に薄型化されたセンサーを統合することで、低質量・高密度のディテクタ・ラッダーを実現する。
• ウェーハの薄型化後に上側の金属化が損なわれないよう、低温レーザーアニーリングを用いたバックサイド接触プロセスを開発する。
• 研究開発ベースの3Dプロセス（MIT-LL）から大規模量産向け商業的3Dプロセス（Tezzaron/Chartered）への移行を実現し、スケーラブルで信頼性の高い生産を可能にする。

提案手法

• 0.18 µm SOI CMOS技術を用いて、TSVsと酸化物接合により接続された3層の積層構造を持つVIPチップを製作した。
• 直接結合接続（DBI）酸化物接合を用いてウェーハを接合し、その後バックサイドを70 µmにまで薄型化し、酸化物層を貫通するTSVを形成した。
• ピクセル論理の最小化と1mm²あたりの消費電力が1ドリル要因あたり4 mW未満に抑えるために、トークン伝達読み出し方式を実装した。
• エキシマレーザーを用いた低温レーザーアニーリングプロセスを開発し、上側の温度が100 °Cを超えない範囲でバックサイドドーピングを活性化した。
• マイクロン・セミコンダクタの6インチ試作ウェーハを用いて、大規模基板上でのレーザーアニーリングの妥当性を検証し、デプリーション電圧を80 Vから2.5 Vに低下させた。
• 3D ROICをDBIでセンサー・ウェーハに接合し、TSVが露出するよう薄型化し、上側金属化により接続するラッダー構造を設計した。

実験結果

リサーチクエスチョン

• RQ1 TSVsと酸化物接合を用いた3次元垂直統合回路は、高レート・低質量の素粒子物理学環境でも信頼性をもって動作可能だろうか？
• RQ2 初期の3D CMOSチップにおける主な故障メカニズムは何か？ そして、設計およびプロセスの改善によってどのように是正できるか？
• RQ3 レーザーアニーリングは、薄型化されたシリコンにおいて、上側の金属化が損なわれない範囲で効果的なバックサイドオーミック接触を可能にするだろうか？
• RQ4 MIT-LLの研究開発ベースの3Dプロセスから、Tezzaron/Charteredの商業的3Dプロセスへのスケーリングは、ディテクタ用途における出荷率、性能、信頼性にどのように影響を与えるか？
• RQ5 3D ROIC-センサー構造を設計することで、ドリフト型電荷収集を可能にし、低質量の完全デプリーションセンサーを実現できるだろうか？

主な発見

• VIPチップは、読み出しトークン伝達、しきい値スキャン、タイムスタンピング、スパarsifiedデータ読み出しのコア機能を正常に実装した。3Dビアに起因する欠陥は確認されなかった。
• 初期の出荷率は低く、完全に動作するチップは数個にとどまり、主に保護ダイオードの高リーク電流と電流ミラーの不一致が原因であった。
• 性能の問題は、完全脱電界SOI技術におけるプロセス感受性に起因し、最小寸法トランジスタとダイナミック論理の使用が悪化要因であった。
• 商業的0.13 µm 3Dプロセスに送ったVIP2bチップは、より大きなトランジスタ（0.45 µm）、冗長ビア、ダイナミック論理の削除を備えており、信頼性が著しく向上した。
• レーザーアニーリングにより、最小限の熱的影響で効果的なバックサイドドーピングが可能となり、6インチウェーハ上ではデプリーション電圧を80 Vから2.5 Vに低下させたが、許容可能なリーク電流を維持した。
• 3Dラッダー構造により、ウェーハを薄型化した後もTSVが露出するようにセンサー統合が可能となり、既知の良好なROICを搭載した低質量・高密度アレイを実現し、リトグラフィーステッチの必要性を低減した。