[論文レビュー] Direct CMOS Implementation of Neuromorphic Temporal Neural Networks for Sensory Processing

Harideep Nair, John Paul Shen+1 more|arXiv (Cornell University)|Aug 27, 2020

Advanced Memory and Neural Computing参考文献 22被引用数 7

ひとこと要約

本論文は、スケーラブルなマイクロアーキテクチャ的構築ブロック（ニューロン、マルチニューロンコラム、マルチレイヤーTNN）を用いて、時系列ニューラルネットワーク（TNN）の直接的CMOSハードウェア実装を提示する。これにより、脳に類似した、エネルギー効率の高いセンサリ処理が可能となる。プロトタイプは7 nm CMOSで1.54 mm²の面積と7.26 mWの消費電力で28×28ピクセルの画像を107M FPSで処理し、超低消費電力エッジAIシステムの実現可能性を示している。

ABSTRACT

Temporal Neural Networks (TNNs) use time as a resource to represent and process information, mimicking the behavior of the mammalian neocortex. This work focuses on implementing TNNs using off-the-shelf digital CMOS technology. A microarchitecture framework is introduced with a hierarchy of building blocks including: multi-neuron columns, multi-column layers, and multi-layer TNNs. We present the direct CMOS gate-level implementation of the multi-neuron column model as the key building block for TNNs. Post-synthesis results are obtained using Synopsys tools and the 45 nm CMOS standard cell library. The TNN microarchitecture framework is embodied in a set of characteristic equations for assessing the total gate count, die area, compute time, and power consumption for any TNN design. We develop a multi-layer TNN prototype of 32M gates. In 7 nm CMOS process, it consumes only 1.54 mm^2 die area and 7.26 mW power and can process 28x28 images at 107M FPS (9.34 ns per image). We evaluate the prototype's performance and complexity relative to a recent state-of-the-art TNN model.

研究の動機と目的

• 標準デジタルCMOS技術を用いて時系列ニューラルネットワーク（TNN）を実装する実用的妥当性を検討すること。
• ニューロン、マルチニューロンコラム、マルチレイヤーTNNという階層的構築ブロックに基づいて、TNNのスケーラブルなマイクロアーキテクチャフレームワークを開発すること。
• CMOSに最適化されたSTDPおよびR-STDP学習ルールをハードウェアで実装し、生物学的に妥当な、非教師ありのオンライン学習を可能にすること。
• TNNが行列乗算やMACユニットを必要としないことで、高速かつ低消費電力のセンサリ処理を実現できることを実証すること。
• 今後のTNNハードウェア探索を支援するため、面積、遅延、消費電力、ゲート数の設計スペース特性を示す方程式を提供すること。

提案手法

• ラムプ・ノ・リーケージ（RNL）応答とSTDP/R-STDP学習ルールを備えたスケーラブルなニューロンのゲートレベルVerilogモデルの設計。
• ワーカー・トゥー・アース（WTA）の側方抑制を備えたマルチニューロンコラムの実装により、競合的ダイナミクスを実現。
• 合成数（p）とニューロン数（q）に基づいて、総ゲート数、ダイサイズ、計算時間、消費電力のモデル化に用いる特性方程式（式3および式4）の策定。
• Synopsysツールと45 nm CMOS標準セルライブラリを用いて論理合成および合成後評価を実施。
• MNIST画像処理用に、1つのSTDP（非教師あり）層と1つのR-STDP（教師あり）層を有する2レイヤーTNNプロトタイプ（3200万ゲート）の構築。
• プロセススケーリングパrametersを用いて7 nm CMOSにプロトタイプをスケーリングし、性能およびエネルギー指標を予測。

実験結果

リサーチクエスチョン

• RQ1 時系列ニューラルネットワーク（TNN）は、特殊または非標準のハードウェアに依存せずに、標準デジタルCMOS技術で直接実装可能か？
• RQ2 ニューロン、コラム、レイヤーという階層的マイクロアーキテクチャが、生物学的に妥当な学習を可能にし、スケーラブルかつエネルギー効率の良いTNNを実現できるか？
• RQ3 ニューロン数およびシナプス数の関数として、TNNの面積、遅延、消費電力、ゲート数のスケーリング特性は何か？
• RQ4 CMOSベースのTNNプロトタイプは、最先端のAIアクセラレータと同等のリアルタイムかつ低消費電力のセンサリ処理を達成できるか？
• RQ5 TNNが行列乗算やMACユニットを備えていないことにより、エネルギー効率およびハードウェアスケーラビリティがどの程度向上するか？

主な発見

• 3200万ゲートの2レイヤーTNNプロトタイプは、7 nm CMOSで28×28ピクセルの画像を107M FPSで処理し、計算サイクル時間が9.34 nsである。
• プロトタイプは7 nm CMOSでわずか7.26 mWの消費電力で、1.54 mm²のダイサイズを占め、一般的なスマートフォンSoCのダイサイズの2％未満である。
• ニューロンの複雑さは、シナプス重み（50％）が支配的であり、次にSTDP（40％）、ニューロン本体（10％）が続く。
• コラムの複雑さは、ニューロン数（q）とシナプス数（p）の積にほぼ線形に比例するが、クリティカルパス遅延はpの対数関数的に増加する。
• 面積と消費電力は、合計シナプス数（p×q）に線形に比例するが、コラム内のニューロン数qの増加は遅延にほとんど影響しない。
• 本設計は、MNISTで高速な学習収束と良好な精度を示し、TNNにおけるオンラインでインクリメンタルな学習の実現可能性を検証した。