[論文レビュー] Distributed Memory Techniques for Classical Simulation of Quantum Circuits

Ryan LaRose|arXiv (Cornell University)|Jan 2, 2018

Quantum Computing Algorithms and Architecture参考文献 15被引用数 4

ひとこと要約

本論文は、複数ノードにわたる状態ベクトルのパーティショニングを用いて、分散メモリ環境における量子回路の高性能シミュレーションフレームワークを提示する。単一アモニット通信プロトコルと非順序状態ベクトル格納を最適化することで、64ノードで最大33量子ビットのシミュレーションを達成し、単一ノードの限界を超えてスケーラブルなシミュレーションの境界を著しく拡張した。

ABSTRACT

In this paper we describe, implement, and test the performance of distributed memory simulations of quantum circuits on the MSU Laconia Top500 supercomputer. Using OpenMP and MPI hybrid parallelization, we first use a distributed matrix-vector multiplication with one-dimensional partitioning and discuss the shortcomings of this method due to the exponential memory requirements in simulating quantum computers. We then describe a more efficient method that stores only the $2^n$ amplitudes of the $n$ qubit state vector $|ψ angle$ and optimize its single node performance. In our multi-node implementation, we use a single amplitude communication protocol that maximizes the number of qubits able to be simulated and minimizes the ratio of qubits that require communication to those that do not, and we present an algorithm for efficiently determining communication pairs among processors. We simulate up to 30 qubits on a single node and 33 qubits with the state vector partitioned across 64 nodes. Lastly, we discuss the advantages and disadvantages of our communication scheme, propose potential improvements, and describe other optimizations such as storing the state vector non-sequentially in memory to map communication requirements to idle qubits in the circuit.

研究の動機と目的

• 古典的量子回路シミュレーションにおける指数的メモリ増加を解決すること。
• 単一ノードの限界を超えて大規模量子回路のスケーラブルなシミュレーションを可能にすること。
• 分散メモリアーキテクチャにおいて通信オーバーヘッドを最小限に抑えつつ、量子ビットのシミュレーション容量を最大化すること。
• 通信集約的量子ビットを非順序格納によりアイドル回路領域にマッピングすることで、パフォーマンスを最適化すること。
• マルチノードシミュレーションにおけるプロセッサ間通信ペアを特定するための効率的アルゴリズムの開発

提案手法

• MSU Laconiaスパコン上でMPI+OpenMPハイブリッド並列処理を用いて分散メモリシミュレーションを実装。
• 2^kプロセッサにわたる状態ベクトルパーティショニングを採用し、n量子ビット状態ベクトルの2^nアモニットのみを格納。
• 通信する量子ビット数を最小限に抑え、ゲート毎に非通信量子ビット数を最大化する単一アモニット通信プロトコルを導入。
• プロセッサ間通信ペアを特定するための効率的アルゴリズムを開発し、調整オーバーヘッドを低減。
• 通信要求をアイドル量子ビットにマッピングできる非順序状態ベクトル格納を適用し、アクティブ量子ビットのゲート適用時間を短縮。
• メモリアクセスパターンの最小化とキャッシュ効率の活用により、単一ノードのパフォーマンスを最適化。

実験結果

リサーチクエスチョン

• RQ1 分散メモリ技術をどのように最適化すれば、単一ノードのメモリ制限を超えてより大きな量子回路をシミュレートできるか？
• RQ2 ゲート操作中に通信を要しない量子ビット数を最大化しつつ、オーバーヘッドを最小限に抑える通信プロトコルは何か？
• RQ3 非順序状態ベクトル格納により、通信集約的量子ビットに起因するパフォーマンスボトルネックを軽減できるか？
• RQ4 マルチノード環境における、非通信量子ビットと通信量子ビットの比率が、全体のシミュレーション時間に与える影響は何か？
• RQ5 分散量子回路シミュレーションにおいて、通信オーバーヘッドと1ゲート適用時間の間のパフォーマンストレードオフは何か？

主な発見

• 本手法は単一ノードで30量子ビットをシミュレートに成功し、インデックス24以下のすべての量子ビットが1ゲートあたり0.55秒未満で処理された。
• 64ノードにわたる状態ベクトルパーティショニングにより、フレームワークは最大33量子ビットのシミュレーションを実現し、スケーラブルなシミュレーション境界を拡張した。
• 単一アモニット通信プロトコルにより、非通信量子ビットと通信量子ビットの比率が向上し、全体の通信コストが低減した。
• 非順序格納された状態ベクトルにより、通信要求をアイドル量子ビットにマッピングでき、アクティブ量子ビットにおける高額なゲート適用時間に起因するパフォーマンスペナルティが軽減された。
• 通信プロトコルは、メモリ爆発により17量子ビットに制限されていたナーブな行列-ベクトル乗算よりも優れたスケーラビリティを達成した。
• プロセッサ間通信ペアを特定するための効率的アルゴリズムにより、調整オーバーヘッドが低減し、マルチノード実行における負荷分散が向上した。