[論文レビュー] Dynamic Simultaneous Multithreaded Architecture

Daniel Ortíz-Arroyo, B. Lee|arXiv (Cornell University)|Sep 12, 2024

Embedded Systems Design Techniques参考文献 18被引用数 3

ひとこと要約

本論文は、制御フローの予測可能性と非予測実行からのランタイムヒントを活用して、1つのプログラムコンテキストから動的にスレッドを生成し、予測的に実行する、新しいSMTプロセッサアーキテクチャ「ダイナミック同時マルチスレーディングアーキテクチャ（DSMT）」を提案する。依存関係の追跡にステートビットを採用し、過去の実行成績に基づくグリーディーなポリシーを用いて、ミススペキュレーションを最小限に抑えつつスレッドレベル並列性を最大化する。シミュレーションでは、単一プログラム環境下でも顕著なSMT性能向上を示している。

ABSTRACT

This paper presents the Dynamic Simultaneous Multi-threaded Architecture (DSMT). DSMT efficiently exe-cutes multiple threads from a single program on a SMT processor core. To accomplish this, threads are generated dynamically from a predictable flow of control and then executed speculatively. Data obtained during the single context non-speculative execution phase of DSMT is used as a hint to speculate the posterior behavior of multiple threads. DSMT employs simple mechanisms based on state bits that keep track of inter-thread dependencies in registers and memory, synchronize thread execution, and control recovery from misspeculation. Moreover, DSMT utilizes a novel greedy policy for choosing those sections of code which provide the highest performance based on their past execution history. The DSMT architecture was simulated with a new cycle-accurate, execution-driven simulator. Our simulation results show that DSMT has very good potential to improve SMT performance, even when only a single program is available. However, we found that dynamic thread behavior together with fre-quent misspeculation may also produce diminishing re-turns in performance. Therefore, the challenge is to max-imize the amount of thread-level parallelism that DSMT is capable of exploiting and at the same time reduce the fre-quency of misspeculations.

研究の動機と目的

• 1つの制御フローから動的に複数の予測スレッドを生成することで、単一プログラムSMTパフォーマンスを向上させること。
• ランタイムフィードバックと予測的スレッド選択を通じて、ミススペキュレーションのオーバーヘッドを低減すること。
• レジスタおよびメモリの間接的依存関係を効率的に管理するため、軽量なステートビットを用いること。
• 単一プログラム実行環境において、利用可能なスレッドレベル並列性を最大化すること。
• 動的マルチスレーディングにおけるパフォーマンス向上とミススペキュレーション頻度のトレードオフを評価すること。

提案手法

• 非予測実行フェーズ中に、予測可能な制御フローパattersを基にスレッドを動的に生成する。
• 単一コンテキスト実行からのデータをヒントとして用い、複数スレッドの予測的実行を誘導する。
• レジスタおよびメモリのスレッド間依存関係を正しく同期するために、ステートビットを用いて追跡する。
• 過去の実行成績に基づくグリーディーなスレッド選択ポリシーを適用し、高い利得が見込めるコードセクションを優先する。
• ミススペキュレーションを最小限のオーバーヘッドで処理するための軽量な同期および回復メカニズムを採用する。
• サイクル正確で実行駆動型のシミュレータを用いてDSMTアーキテクチャをシミュレートし、パフォーマンスおよびミススペキュレーション率を評価する。

実験結果

リサーチクエスチョン

• RQ1 1つのプログラムコンテキストから動的スレッド生成が、SMTパフォーマンスを顕著に向上させることができるか？
• RQ2 過去の実行履歴に基づく予測的実行は、ミススペキュレーション頻度とパフォーマンスにどのように影響するか？
• RQ3 複雑なハードウェアを用いずに、ステートビットがスレッド間依存関係を効果的に管理できるか？
• RQ4 過去データに基づくグリーディー選択と動的スレッド生成を組み合わせた場合のパフォーマンスインパクトは何か？
• RQ5 ミススペキュレーションの頻度は、SMTアーキテクチャにおける動的マルチスレーディングのスケーラビリティをどの程度制限するか？

主な発見

• DSMTは、単一プログラム環境下でもSMT実行において顕著なパフォーマンス向上を達成している。
• 過去の実行履歴に基づくグリーディーなスレッド選択ポリシーは、予測の対象となる高利得コードセクションを効果的に同定している。
• ステートビットは、低コストなハードウェアでレジスタおよびメモリのスレッド間依存関係を追跡する効率的なメカニズムを提供する。
• 頻繁なミススペキュレーションはパフォーマンス向上を減少させ、並列性の活用と予測の正確性の間のトレードオフを示している。
• アーキテクチャはSMTスループットの向上に強くポテンシャルを秘めているが、予測のオーバーヘッドを慎重に管理する必要がある。
• シミュレーション結果は、ミススペキュレーションを知的なスレッド選択によって最小限に抑えた場合、DSMTが顕著なパフォーマンス向上を実現できることを確認している。