[論文レビュー] Efficient Analog CAM Design

Jinane Bazzi, Jana Sweidan+3 more|arXiv (Cornell University)|Mar 4, 2022

Ferroelectric and Negative Capacitance Devices被引用数 5

ひとこと要約

本稿では、従来のメニスティブ・ベースのaCAMと比較して、データ符号化、耐障害性、エネルギー効率が向上した2つの新規アナログCAM（aCAM）セル設計、10T2Mおよび8T2Mを提案する。動的範囲、遅延、エネルギー、面積、故障確率のトレードオフを分析し、最適化された間隔構築アルゴリズムを導入することで、著者らは8T2M設計が、メモリ内計算用途における性能とスケーラビリティの最良のバランスを達成していることを示した。

ABSTRACT

Content Addressable Memories (CAMs) are considered a key-enabler for in-memory computing (IMC). IMC shows order of magnitude improvement in energy efficiency and throughput compared to traditional computing techniques. Recently, analog CAMs (aCAMs) were proposed as a means to improve storage density and energy efficiency. In this work, we propose two new aCAM cells to improve data encoding and robustness as compared to existing aCAM cells. We propose a methodology to choose the margin and interval width for data encoding. In addition, we perform a comprehensive comparison against prior work in terms of the number of intervals, noise sensitivity, dynamic range, energy, latency, area, and probability of failure.

研究の動機と目的

• メニスティブ・ベースのアナログCAMのストレージ密度、エネルギー効率、プロセス変動に対する耐障害性の面で、既存の手法の限界を克服すること。
• 調整可能なメニスティブアームコンダクタンスを用いて、プログラマブルなマルチビット間隔を可能にすることで、アナログCAMのデータ符号化を改善すること。
• 動的範囲や故障確率といった性能指標を最適化するための、マージンおよび間隔幅の選定に関する体系的な手法を開発すること。
• 遅延、エネルギー、面積、ノイズ感度といった主要指標を比較して、3つのaCAMセル設計（10T2M、8T2M、4T2M2S）を評価すること。
• プロセス変動に強い耐性を確保するため、ばらつきを考慮した間隔構築アルゴリズムと、パラサイトックの影響を考慮したタイミング補償を組み込むこと。

提案手法

• CMOSトランジスタとメニスティブを用いて、アナログ間隔の下限値と上限値を符号化する2つの新しいaCAMセルアーキテクチャ（10T2Mおよび8T2M）を設計する。
• 下限値サブサーキット（LBS）と上限値サブサーキット（UBS）を別々に持つ、電圧-divider構造を実装して、間隔符号化を実現する。
• 配線インダクタンスに起因するRC遅延を補償するため、検索入力$V_{DL}$が$V_{SL_{HI}}$より$5\tau$先に到着するタイミング補償戦略を導入する。
• メニスティブのプロセスばらつき（1%、5%、および高抵抗状態で最大30%）を考慮した間隔構築アルゴリズムを適用し、間隔の整合性を維持する。
• 大規模なアレイにおける行・列配線のパラサイトック効果をシミュレート・補償するために、RC時間定数モデル（$\tau$）を用いる。
• 行数と列数を変化させたNxMアレイを対象に、パラサイトック効果下での遅延、動的範囲、信号整合性を評価する包括的なシミュレーションを実施する。

実験結果

リサーチクエスチョン

• RQ1 既存の6T2Mおよび4T2M2Sアーキテクチャと比較して、アナログCAMセルをどのように再設計すれば、データ符号化効率と耐障害性を向上させられるか？
• RQ2 異なるaCAMセル設計において、動的範囲、エネルギー消費、遅延、故障確率の間で、最適なトレードオフは何か？
• RQ3 メニスティブコンダクタンスのプロセスばらつきが、aCAMにおける間隔符号化とマッチ検出の信頼性にどのように影響するか？
• RQ4 アレイレベルのパラサイトックおよび配線遅延がaCAM性能をどの程度悪化させるか、またタイミング補償はその影響をどのように軽減できるか？
• RQ5 提案された間隔構築アルゴリズムは、現実的なメニスティブのばらつきおよびパラサイトック効果下でも、高い信頼性と間隔分解能を維持できるか？

主な発見

• 8T2Mセルは、3つの設計の中で最も低い遅延（1列では0.017 ns、128列では0.2 ns）を達成し、動的範囲とエネルギー効率のバランスが最良である。
• 10T2Mセルは100 mVの動的範囲をサポートし、$V_{DL}$が$V_{SL_{HI}}$より$5\tau$先に到着することで、512行まで完全なマッチ機能を維持し、信号整合性を確保する。
• 4T2M2S設計は、128列で7.66 nsの最大遅延を示し、PMOSリークと遅い放電により動的範囲が低下（128列で40 mVまで低下）する。
• 提案されたばらつきを考慮した間隔構築アルゴリズムにより、30%のメニスティブ抵抗ばらつき下でも故障確率（$P_f$）が低く抑えられ、強力な耐障害性を示している。
• 8T2Mセルでは、64列で動的範囲が65 mV未満、128列で40 mV未満に低下するが、これはLB PMOSの放電およびリークに起因し、大規模アレイでのスケーラビリティを制限する。
• シミュレーション結果から、$V_{DL}$が$5\tau$先に到着することで、配線RC遅延が効果的に補償され、4T2M2Sアレイで最大512行まで正しいML出力が維持されることが確認された。