[論文レビュー] Efficient Analog Circuits for Boolean Satisfiability

Xunzhao Yin, Behnam Sedighi+4 more|arXiv (Cornell University)|Jun 22, 2016

Quantum Computing Algorithms and Architecture参考文献 26被引用数 3

ひとこと要約

本稿では、連続時間力学系（CTDS）に基づく新しいアナログ共同プロセッサ、AC-SATを提案する。CMOS回路設計を用いて、50変数・212節のハードな3-SATインスタンスをナノ秒スケールで解く。SPICEシミュレーションでは、MiniSatなどの最先端デジタルSATソルバーよりも最大10⁴倍の高速化を達成した。

ABSTRACT

Efficient solutions to NP-complete problems would significantly benefit both science and industry. However, such problems are intractable on digital computers based on the von Neumann architecture, thus creating the need for alternative solutions to tackle such problems. Recently, a deterministic, continuous-time dynamical system (CTDS) was proposed (Nat.Phys. {\bf 7}(12), 966 (2011)) to solve a representative NP-complete problem, Boolean Satisfiability (SAT). This solver shows polynomial analog time-complexity on even the hardest benchmark $k$-SAT ($k \geq 3$) formulas, but at an energy cost through exponentially driven auxiliary variables. This paper presents a novel analog hardware SAT solver, AC-SAT, implementing the CTDS via incorporating novel, analog circuit design ideas. AC-SAT is intended to be used as a co-processor and is programmable for handling different problem specifications. It is especially effective for solving hard $k$-SAT problem instances that are challenging for algorithms running on digital machines. Furthermore, with its modular design, AC-SAT can readily be extended to solve larger size problems, while the size of the circuit grows linearly with the product of the number of variables and number of clauses. The circuit is designed and simulated based on a 32nm CMOS technology. SPICE simulation results show speedup factors of $\sim$10$^4$ on even the hardest 3-SAT problems, when compared with a state-of-the-art SAT solver on digital computers. As an example, for hard problems with $N=50$ variables and $M=212$ clauses, solutions are found within from a few $ns$ to a few hundred $ns$.

研究の動機と目的

• ボルツマン型デジタルアーキテクチャでは解けないNP完全問題（特にブール充足可能性問題：SAT）の困難性に対処する。
• 制約密度（M/N ≈ 4–5）が高く、ハードな問題インスタンスでは指数的時間計算量に直面するデジタルSATソルバの限界を克服する。
• 連続時間ダイナミクスを活用し、多項式時間のアナログ計算を実現する、ハードウェア効率的でプログラマブルなアナログソリューションを開発する。
• 問題サイズ（N × M）に比例して線形に増加するスケーラブルでモジュラーなアナログ回路を設計し、共同プロセッサとしての統合を可能にする。
• 特にハードなSATインスタンスにおいて、エネルギーを計算時間に投資することで、デジタルソルバーより顕著な性能向上を実証する。

提案手法

• 先行研究で提案された連続時間力学系（CTDS）をアナログ回路として実装し、SATの解が系のダイナミクスのアトラクタとして出現するようにする。
• CTDSが要請する補助変数のダイナミクスを実現するための3種類の回路トポロジーを設計し、耐障害性とエネルギー効率を確保する。
• 高速動作とスケーラビリティを実現するため、32nm CMOSプロセスノードを用いて回路設計とSPICEシミュレーションを実施する。
• AC-SATアーキテクチャを、各セルが変数または節に対応する同一のモジュールアレイとして構造化し、より大きな問題に拡張可能にする。
• 初期条件と外部制御信号によるプログラミングにより、コア回路の再構成なしに異なるSATインスタンスへのマッピングを可能にする。
• 再構成可能なバイアスと制御論理を統合し、異なる問題インスタンスや初期条件に対応する動的再構成を可能にする。

実験結果

リサーチクエスチョン

• RQ1 連続時間力学系（CTDS）は、アナログハードウェアとして効果的に実装可能であり、1秒未満の実行時間でNP完全問題（例：3-SAT）を解けるか？
• RQ2 CTDSに基づくアナログSATソルバの性能は、最先端のデジタルSATソルバーよりも、速度とエネルギー効率の面で優れているか？
• RQ3 アナログ回路のモジュラーかつプログラマブルな設計は、より大きなSAT問題インスタンスにまでスケーラブルに拡張可能か？
• RQ4 動的系の理論的感度を考慮すると、プロセス変動やノイズに対してアナログ実装はどれほど耐性があるか？
• RQ5 特に制約密度が高い問題に対して、アナログ共同プロセッサは、デジタルASICやFPGAアクセラレータを上回る性能を発揮できるか？

主な発見

• 50変数・212節のハードな3-SATインスタンスに対して、AC-SATは数ナノ秒から数百ナノ秒の解法時間を達成した。
• SPICEシミュレーションにより、最も困難なベンチマーク3-SAT問題において、ミニマット（MiniSat）が最先端のデジタルプロセッサで実行される場合と比較し、約10⁴倍の高速化が確認された。
• エネルギー消費がやや高いものの、AC-SATはミニマットの予想されるデジタルASIC実装よりも600倍以上も高速な実行時間を達成した。
• 理論的およびシミュレーション結果により、CTDSに基づくアナログシステムは、デバイス変動やノイズに対して耐性を示した。
• モジュラーかつプログラマブルな設計により、変数数と節数の積（O(N×M)）に比例して回路サイズが線形に増加するため、より大きなSAT問題への拡張が可能である。
• エネルギーコストを計算時間に投資する戦略により、時間に敏感なハードな離散最適化問題の高速化に有効な道筋を提供した。