[論文レビュー] Efficient quantum implementation of 2+1 U(1) lattice gauge theories with Gauss law constraints

Christopher J. Kane, Dorota M. Grabowska+2 more|arXiv (Cornell University)|Nov 18, 2022

Quantum many-body systems被引用数 8

ひとこと要約

本稿では、織りなぐ演算子基底とウォルシュ関数形式を用いて、2+1次元U(1)格子規範理論の効率的な量子回路実装を提示する。低振幅のウォルシュ係数を切り捨てることで、指数関数的ゲート数スケーリングを多項式スケーリングに低減する。この手法は、標準的なローター形式と同等の精度を達成しながら、回路近似誤差とノイズの影響を低減し、近位量子ハードウェア上でスケーラブルなシミュレーションを可能にする。

ABSTRACT

The study of real-time evolution of lattice quantum field theories using classical computers is known to scale exponentially with the number of lattice sites. Due to a fundamentally different computational strategy, quantum computers hold the promise of allowing for detailed studies of these dynamics from first principles. However, much like with classical computations, it is important that quantum algorithms do not have a cost that scales exponentially with the volume. Recently, it was shown how to break the exponential scaling of a naive implementation of a U(1) gauge theory in two spatial dimensions through an operator redefinition. In this work, we describe modifications to how operators must be sampled in the new operator basis to keep digitization errors small. We compare the precision of the energies and plaquette expectation value between the two operator bases and find they are comparable. Additionally, we provide an explicit circuit construction for the Suzuki-Trotter implementation of the theory using the Walsh function formalism. The gate count scaling is studied as a function of the lattice volume, for both exact circuits and approximate circuits where rotation gates with small arguments have been dropped. We study the errors from finite Suzuki-Trotter time-step, circuit approximation, and quantum noise in a calculation of an explicit observable using IBMQ superconducting qubit hardware. We find the gate count scaling for the approximate circuits can be further reduced by up to a power of the volume without introducing larger errors.

研究の動機と目的

• 量子コンピュータ上でのU(1)格子規範理論の量子シミュレーションにおける指数的ゲート数スケーリングを解消すること。
• リソースのオーバーヘッドを低減しながらも高い精度を維持するスケーラブルな量子回路実装を開発すること。
• 制限されたキュービット数とノイズを有する近位量子ハードウェアを用いて、ゲージ理論のリアルタイムダイナミクスを実用的にシミュレートできること。
• IBM Q超伝導キュービットを用いて、デジタイゼーション誤差、Trotter誤差、量子ノイズを物理的観測量にどのように寄与するかを定量化・低減すること。
• 低振幅のウォルシュ係数を切り捨てる手法が、精度を保持しつつもゲート数スケーリングのさらなる低減を可能にすることを示すこと。

提案手法

• 標準的なローター基底における指数的スケーリングを回避するため、織りなぐ基底形式を用いてU(1)規範理論のハミルトニアンを変換する。
• ウォルシュ関数形式を用いて、量子回路内での対角的演算子を正確かつ効率的に表現し、効率的なゲート分解を可能にする。
• 最小係数閾値θminを用いた切り捨てスキームを適用し、低影響のウォルシュ項を除外することで、ゲート数を削減しつつ誤差を制限する。
• 織りなぐ基底を用いた明示的なSuzuki-Trotter時間発展演算回路を構築し、正確および近似実装におけるゲート数スケーリングを解析する。
• CNOTゲート数の分析を用いて、元の基底と織りなぐ基底の間でのリソーススケーリングを比較し、指数的増加の抑制を示す。
• IBM Qハードウェアを用いた明示的観測量の誤差解析を行い、有限時間ステップ、回路近似、量子ノイズの寄与を評価する。

実験結果

リサーチクエスチョン

• RQ1 織りなぐ基底形式は、U(1)格子規範理論の量子コンピュータ上での指数的ゲート数スケーリングを低減できるか？
• RQ2 標準的なローター基底と比較して、エネルギーおよびプラケット期待値の精度はいかがなっているか？
• RQ3 低振幅のウォルシュ係数を切り捨てることで、ゲート数をどの程度低減できるか、かつデジタイゼーション誤差が著しく増加しないか？
• RQ4 近位量子ハードウェア上での時間発展演算観測量の精度に、回路近似（小さな回転ゲートの省略）が及ぼす影響はいかがなっているか？
• RQ5 有限Suzuki-Trotter時間ステップ、回路切断、量子ノイズが、物理的観測量のシミュレーションにどのように総合的に影響するか？

主な発見

• 織りなぐ基底形式により、格子体積に比例する多項式スケーリングのゲート数が実現され、標準的ローター基底における指数的スケーリングが低減される。
• 閾値θmin未満のウォルシュ係数を切り捨てることで、ゲート数を削減しつつ、標準基底と同等の精度を維持でき、誤差はm次Suzuki-Trotterスキームに対してO((δt)^m)で有界である。
• 近似回路においては、格子体積のべき乗の程度までゲート数スケーリングを低減可能であり、より大きな誤差を引き起こさずに最適化が可能となる。
• IBM Qハードウェア上での誤差解析により、有限時間ステップ、回路近似、量子ノイズが総誤差に加法的に寄与することが判明し、切り捨てにより顕著なリソース削減が可能である。
• 切り捨てられたウォルシュ演算子数Ndrop(δt)はδtとともに単調非減少であるため、θmin ∝ (δt)^mを安定な誤差制御パラメータとして使用することが妥当である。
• 切り捨て誤差の上界はE(H, Hϵ) ≤ c(δt)^mtと与えられ、誤差が時間ステップのm乗に比例することを示し、系列的な誤差制御が可能である。