[論文レビュー] Efficient Soft-Output Gauss-Seidel Data Detector for Massive MIMO Systems

Chuan Zhang, Zhizhen Wu+3 more|arXiv (Cornell University)|Apr 17, 2018

Advanced Wireless Communication Techniques参考文献 31被引用数 10

ひとこと要約

本稿では、初期解に2項Neウマン級数展開（NSE）を用いることで収束を高速化する、マス・MIMOシステム向けの効率的なガウス・ザイデル（GS）ベースのソフト出力データ検出器を提案する。VLSIアーキテクチャは128×8 MIMOシステムで732 Mb/sのスループットを達成し、近似-MMSE誤り率性能を示す。従来の設計と比較して遅延、面積、ハードウェア効率の面で優れており、厳しい伝搬条件下でも低複雑性を維持する。

ABSTRACT

For massive multiple-input multiple-output (MIMO) systems, linear minimum mean-square error (MMSE) detection has been shown to achieve near-optimal performance but suffers from excessively high complexity due to the large-scale matrix inversion. Being matrix inversion free, detection algorithms based on the Gauss-Seidel (GS) method have been proved more efficient than conventional Neumann series expansion (NSE) based ones. In this paper, an efficient GS-based soft-output data detector for massive MIMO and a corresponding VLSI architecture are proposed. To accelerate the convergence of the GS method, a new initial solution is proposed. Several optimizations on the VLSI architecture level are proposed to further reduce the processing latency and area. Our reference implementation results on a Xilinx Virtex-7 XC7VX690T FPGA for a 128 base-station antenna and 8 user massive MIMO system show that our GS-based data detector achieves a throughput of 732 Mb/s with close-to-MMSE error-rate performance. Our implementation results demonstrate that the proposed solution has advantages over existing designs in terms of complexity and efficiency, especially under challenging propagation conditions.

研究の動機と目的

• 巨大な行列逆行列計算に起因するマス・MIMOシステムにおける最適線形MMSE検出の高い計算複雑性に対処すること。
• 従来のガウス・ザイデル（GS）ベースの検出器の遅い収束性と高いハードウェア複雑性を克服すること。
• ソフト出力データ検出の高スループット・低遅延・面積効率の実装を可能にするVLSIアーキテクチャの設計。
• 実用的なハードウェア展開を想定し、ワード長の短縮と固定小数点演算を用いて、近似-MMSE誤り率性能を維持すること。

提案手法

• ガウス・ザイデル（GS）反復法の収束を高速化するため、2項Neウマン級数展開（NSE）を初期解として採用。
• マス・MIMOにおけるMMSEフィルタ行列の対角優勢性を活用し、収束速度を向上。
• 正則化されたグラム行列のためのハードウェア効率の良いデータ圧縮／展開方式を採用し、ワード長と面積を低減。
• ヘルミート対称性を活用した低遅延NSE計算ユニットを備えたパイプライン処理・並列処理によるVLSIアーキテクチャ最適化。
• すべての乗算演算をDSP48スライスにマッピングし、15ビット固定小数点演算（出力精度10〜12ビット）を採用して面積と消費電力を低減。
• 1回の反復（K=1）で高い性能を維持する新規の反復的GSベースのアルゴリズム（IGS）を導入し、高スループットを実現。

実験結果

リサーチクエスチョン

• RQ1 2項NSEに基づく初期解は、マス・MIMO検出におけるGS法の収束を顕著に高速化できるか？
• RQ2 K=1回の反復で実装される本稿のIGSアルゴリズムは、K=3回の反復を要するNSEベースの手法と比較して、性能と複雑性の面で優れているか？
• RQ3 高スループット・低遅延・面積効率のGSベースのソフト出力検出のVLSI実装を可能にする主なアーキテクチャ最適化は何か？
• RQ4 ワード長短縮を伴う固定小数点演算は、浮動小数点と比較して誤り率性能をどの程度維持できるか？
• RQ5 高システム負荷や相関チャネルといった厳しい伝搬条件下でも、本稿の検出器は良好な性能を示すか？

主な発見

• 提案されたIGS検出器は、Xilinx Virtex-7 FPGAを用いて128×8マス・MIMOシステムで732 Mb/sのスループットを達成し、比較対象のすべての設計を上回るスループットとハードウェア効率を実現。
• 固定小数点演算を用いても、0.1% BERにおける実装損失が0.05 dB未満という近似-MMSE誤り率性能を達成。
• 本アーキテクチャは、全比較設計の中で最高のスループット/FF比（9,982 Mb/s per FF）と、2番目に高いスループット/LUT比（6,943 Mb/s per LUT）を達成。
• 2項NSEを初期化に用いることで、特に高負荷または相関チャネル条件下でも収束時間が顕著に短縮される。
• 最適化されたVLSIアーキテクチャにより、GS反復の遅延が半減し、低リソース使用（35,721スライス、1,850 DSP48）で308 MHzの高クロック周波数を達成。
• K=3反復時でもスループットが626 Mb/sを維持するため、異なるシステム設定においてもスケーラビリティと耐障害性が確認された。