[論文レビュー] Electrostatically Doped Heterojunction TFET with Enhanced Driving Capabilities for Low Power Applications

Kanchan Cecil, Jawar Singh|arXiv (Cornell University)|Dec 19, 2015

Advancements in Semiconductor Devices and Circuit Design参考文献 8被引用数 3

ひとこと要約

本稿では、低熱的バジェットとプロセスの単純さを維持したまま、オン電流およびアナログ性能を向上させるために、Si-Si-Ge構造を用いた静電的ドーピングによるヘテロジャンクションTFETを提案する。バンドギャップ工学を活用してGeをソース材料として統合することで、デバイスは9.5 mV/decという最も急峻なサブスレッショルドスイングと、1 Vで1.58 mAのオン電流を達成し、低消費電力VLSI応用における駆動能力が顕著に向上する。

ABSTRACT

This paper projects the enhanced drive current of a n-type electrostatically doped (ED) tunnel field-effect transistor (ED-TFET) based on heterojunction and band-gap engineering via TCAD 2-D device simulations. The homojunction ED-TFET device utilizes the electrostatic doping in order to create the source/drain region on an intrinsic silicon nanowire that also felicitates dynamic re-configurability. The ED-TFET offers good electrostatic control over the channel with reduced thermal budget and process complexity. However, device exhibits low ON current, therefore, in this work, we elaborate on interfacing of group III-V with group IV semiconductors for heterojunction. Incorporation of heterojunction and band gap engineering in the ED-TFET has improved drive current even at very low operating voltage. The comparison of various low band gap source region materials shows that germanium (Ge) source (Si-Si-Ge) ED-TFET provides steepest subthreshold swing (SS) of about 9.5 mV/dec, and higher ON-state drive current of 1.58 mA at $V_{DS}$ = 1 V and 0.093 mA at $V_{DS}$ = 0.5 V with same SS.

研究の動機と目的

• 主流のVLSI回路への応用を制限する静電的ドーピング（ED）TFETにおける低オン電流の制限要因を解消すること。
• イオンインプラントおよび熱アニールを排除することで、静電的ドーピングを活用し、従来のTFETの高熱的バジェットと複雑なプロセスを克服すること。
• 特にゲルマニウム（Ge）をソース材料として用いることで、III族-V族およびIV族半導体を用いたヘテロジャンクション工学により、駆動電流およびアナログ性能を向上させること。
• 極めて低いプロセスばらつきと高い静電的制御を維持しつつ、内在的シリコンナノワイヤ構造を保ったまま、極性ゲートを用いた動的再設定性を実現すること。
• サブスレッショルドスイング、オン/オフ電流比、およびRF性能指標のバランスを最適化することで、低消費電力かつ高パフォーマンスな応用に適したデバイスを実現すること。

提案手法

• 2次元TCADデバイスシミュレーションを用いて、内在的シリコンナノワイヤチャネルを有するn形静電的ドーピング（ED）TFETの性能を評価した。
• 極性ゲート（PGs）を用いて、ソースおよびドレインにp⁺およびn⁺領域を静電的に誘起することで、イオンインプラントの必要性を排除し、熱的バジェットを低減した。
• Si-Si-Ge構造においてGeをソース材料として統合することで、ヘテロジャンクション界面を設計し、バンドギャップ間トンネル（BTBT）効率を向上させた。
• 低バンドギャップのGe（0.67 eV）をソース-チャネル接合部に選択することで、トンネル障壁幅を短縮し、トンネル確率を増加させるバンドギャップ工学を適用した。
• 10 nmのSi膜厚、50 nmのゲート長、0.8 nmのEOT、3 nmのソース-ゲート間隔を最適化することで、静電的制御を最大化し、リーク電流を最小限に抑えた。
• 1 GHzでの小信号AC解析により、増幅能力および高周波数特性を評価するための主要なアナログおよびRF性能指標（gₘ、fₜ、C₉₉）を抽出した。

実験結果

リサーチクエスチョン

• RQ1 III族-V族およびIV族半導体（特にSi-Ge）を用いたヘテロジャンクション工学により、プロセス複雑性を増大させることなく、静電的ドーピングTFETのオン電流を顕著に向上させることができるか？
• RQ2 Geをソース材料として用いることで、Siと比較してED-TFETのサブスレッショルドスイング（SS）、オン電流、およびION/IOFF比にどのような影響を与えるか？
• RQ3 Geベースのヘテロジャンクションの統合が、アナログおよびRF応用におけるトランスコンダクタンス（gₘ）およびユニティゲイン周波数（fₜ）をどの程度向上させるか？
• RQ4 静電的ドーピング手法は、n形およびp形動作の間で動的再設定性を実現しつつ、低プロセスばらつきおよび低熱的バジェットを維持できるか？
• RQ5 性能を最大化するとともに、プロセス課題およびデバイス指標の劣化を最小限に抑えるために、最適なGeエpi層の厚さは何か？

主な発見

• Si-Si-Ge ED-TFETは、9.5 mV/decという最も急峻なサブスレッショルドスイングを達成し、エネルギー効率およびスイッチング性能が顕著に向上した。
• VDS = 1 Vの条件下で、オン電流が1.58 mAに達した。これは、同じゲート仕様下でSiベースのED-TFETが達成した0.0048 mAと比較して顕著な向上である。
• VDS = 0.5 Vのとき、オン電流は0.093 mAに達し、超低電源電圧下でも優れた性能を示した。
• ION/IOFF比は約10¹³を維持しており、優れたスイッチング特性と低リーク電流を示している。
• GeソースED-TFETのトランスコンダクタンス（gₘ）は3.37 mS/μmに達し、アナログ回路に適した強力な増幅能力を示している。
• ユニティゲイン周波数（fₜ）は、高いgₘと低いパラシトリック容量（C₉₉）のおかげでTHz帯域に達し、RFおよび高速応用への強力な潜在能力を示している。