[論文レビュー] Estimation and Compensation of Process Induced Variations in Nanoscale Tunnel Field Effect Transistors (TFETs) for Improved Reliability

Sneh Saurabh, M. Jagadesh Kumar|arXiv (Cornell University)|Oct 18, 2010

Advancements in Semiconductor Devices and Circuit Design参考文献 26被引用数 11

ひとこと要約

本稿では、ナノスケールのDGTFETにおけるプロセスに起因する変動（チャネル長および薄膜/ゲート酸化膜厚さ）を推定・補償するため、高k誘電体を備えたひずみ付きデュアルゲートトランジスタ（SDGTFET）を提案する。2次元デバイスシミュレーションを用いて、SDGTFET設計がオン電流、しきい値電圧、サブスレッショルドスイングの安定化に効果的であることを示し、プロセス変動下でもデバイスの信頼性が顕著に向上することを明らかにした。

ABSTRACT

Tunnel Field Effect Transistors (TFET) have extremely low leakage current, exhibit excellent subthreshold swing and are less susceptible to short channel effects. However, TFETs do face certain special challenges, particularly with respect to the process induced variations in (i) the channel length and (ii) the thickness of the silicon thin-film and the gate oxide. This paper, for the first time, studies the impact of the above process variations on the electrical characteristics of a Double Gate Tunnel Field Effect Transistor (DGTFET). Using two dimensional device simulations, we propose the Strained Double Gate Tunnel Field Effect Transistor (SDGTFET) with high-k gate dielectric as a possible solution for effectively compensating the process induced variations in the on-current, threshold voltage and subthreshold-swing improving the reliability of the DGTFET.

研究の動機と目的

• チャネル長および薄膜/ゲート酸化膜厚さにおけるプロセス変動がデュアルゲートトンネルFET（DGTFET）の電気的特性に与える影響を分析すること。
• これらのプロセスに起因する変動によって生じるナノスケールのTFETにおける信頼性の課題を特定すること。
• ひずみ付きデュアルゲートTFET（SDGTFET）を、こうした変動を補償するための新しいデバイス構造として提案すること。
• プロセス変動下での主要電気的特性の安定化に、SDGTFETがどの程度有効であるかを評価すること。

提案手法

• プロセス変動下におけるDGTFETの電気的挙動をモデル化・分析するために、2次元（2D）デバイスシミュレーションを用いる。
• バンド・ツー・バンドトンネル効果の制御およびキャリア輸送の向上のため、シリコンチャネルに機械的ひずみを導入する。
• ゲート制御の向上とリーク電流の低減のため、ゲートスタックに高k誘電体材料を実装する。
• 同一のプロセス変動条件下で、標準的なDGTFETとSDGTFETの電気的特性（オン電流、しきい値電圧、サブスレッショルドスイング）を比較する。
• 異なるプロセスコーナーにおけるデバイスパラメータの統計的分析を通じて、変動に対する感受度を定量化する。
• SDGTFET構造を用いて、チャネル長および膜厚の変動に対するより高いロバストネスを達成する。

実験結果

リサーチクエスチョン

• RQ1 チャネル長および薄膜/ゲート酸化膜厚さにおけるプロセス変動が、DGTFETのオン電流、しきい値電圧、サブスレッショルドスイングにどのように影響を与えるか？
• RQ2 チャネル内の機械的ひずみが、DGTFETの性能に及ぼすプロセス変動の影響をどの程度軽減できるか？
• RQ3 ゲートスタックに高k誘電体材料を統合することで、DGTFETのプロセスに起因する変動に対するロバストネスが向上するか？
• RQ4 プロセス変動下における、SDGTFETと従来のDGTFETとの比較的信頼性向上はどの程度か？
• RQ5 SDGTFET構造は、プロセスコーナー全体にわたって主要電気的パラメータをどのように安定化させるか？

主な発見

• SDGTFET設計により、チャネル長および薄膜厚さの変動に対するオン電流の感受度が顕著に低減された。
• 高k誘電体とひずみ工学によるゲート制御の向上のおかげで、しきい値電圧の変動が効果的に抑制された。
• サブスレッショルドスイングは、プロセスコーナー全体で改善され、安定化した。これは、より優れたスイッチング特性を示している。
• ひずみと高k誘電体の組み合わせにより、プロセス変動下でもより一様で予測可能なデバイス応答が得られた。
• 提案されたSDGTFETは、プロセスに起因するフラクチュエーションによる性能劣化を最小限に抑えることで、信頼性が向上した。
• 2次元シミュレーションにより、SDGTFET構造が、特にナノスケール領域において、従来のDGTFETに比べて優れたロバストネスを示すことが確認された。