[論文レビュー] Evaluating Row Buffer Locality in Future Non-Volatile Main Memories

Justin Meza, Li Jing+1 more|arXiv (Cornell University)|Jun 29, 2018

Parallel Computing and Optimization Techniques参考文献 23被引用数 23

ひとこと要約

本稿では、PCMおよびSTT-RAMにおける非破壊的リードを活用することで、面積コストを伴わずに小規模なロウバッファを実現する、新しいNVMメモリアーキテクチャを提案する。マルチコアシステムにおいて、DRAMに比べて最大67％の動的エネルギー消費を削減可能であり、パフォーマンスの低下は最小限に抑えられ、高い競合状況下でも耐久性が維持可能である。

ABSTRACT

DRAM-based main memories have read operations that destroy the read data, and as a result, must buffer large amounts of data on each array access to keep chip costs low. Unfortunately, system-level trends such as increased memory contention in multi-core architectures and data mapping schemes that improve memory parallelism may cause only a small amount of the buffered data to be accessed. This makes buffering large amounts of data on every memory array access energy-inefficient. Emerging non-volatile memories (NVMs) such as PCM, STT-RAM, and RRAM, however, do not have destructive read operations, opening up opportunities for employing small row buffers without incurring additional area penalty and/or design complexity. In this work, we discuss architectural changes to enable small row buffers at a low cost in NVMs. We provide a memory access protocol, energy model, and timing model to enable further system-level evaluation. We evaluate the system-level tradeoffs of employing different row buffer sizes in NVM main memories in terms of energy, performance, and endurance, with different data mapping schemes. We find that on a multi-core CMP system, reducing the row buffer size can greatly reduce main memory dynamic energy compared to a DRAM baseline with large row sizes, without greatly affecting endurance, and for some memories, leads to improved performance.

研究の動機と目的

• マルチコアワークロード下におけるDRAMベースメインメモリのエネルギー非効率性を是正すること。
• PCMやSTT-RAMなどの非揮発性メモリ（NVM）において、小規模ロウバッファを可能にするアーキテクチャ的変更を検討すること。
• NVMメインメモリのシステムレベル評価のための、新しいメモリアクセスプロトコルおよびエネルギー／タイミングモデルを設計すること。
• マルチコアCMPシステムにおけるロウバッファサイズのエネルギー、パフォーマンス、耐久性へのトレードオフを評価すること。
• 小規模ロウバッファを備えたNVMにおいて、耐久性やパフォーマンスを損なわずに動的エネルギーを顕著に削減できることを実証すること。

提案手法

• カラムマルチプレクサとロウバッファの順序を入れ替えることで、NVMのデータパスを再構成し、小規模なデータ部分の選択的センシングを可能にする。
• 標準のJEDEC DDRxインタフェースと互換性のある統合型リード／ライトデータパスを提案し、インタフェースの複雑さを回避する。
• 非破壊的リードによるタイミング制約の緩和を考慮した、小規模ロウバッファをサポートするカスタムメモリアクセスプロトコルを開発する。
• 基礎的なデバイスパラメータに基づき、PCMおよびSTT-RAMの技術固有のエネルギーおよびタイミングモデルを構築する。
• 異なるデータマッピング方式を用いたマルチコアCMPワークロードにおいて、サイクル単位の正確なシミュレーションを通じてアーキテクチャを評価する。
• 長期間の耐久性をモデル化し、書き込みアンプリフィケーションを低減するため、ウェアレベリングおよびe-DRAMキャッシュを用いる。

実験結果

リサーチクエスチョン

• RQ1 ロウバッファサイズを小さくすることで、DRAMと比較してNVMメインメモリの動的エネルギー消費はどの程度変化するか？
• RQ2 マルチコアメモリ競合状態下でも、NVMにおける小規模ロウバッファはパフォーマンスを維持または向上させることができるか？
• RQ3 特に高い書き込みワークロード下において、ロウバッファサイズはNVMの耐久性にどのような影響を与えるか？
• RQ4 異なるデータマッピング方式（例：ロウインタリーブィング対ブロックインタリーブィング）は、NVMシステムにおける小規模ロウバッファとどのように作用するか？
• RQ5 新しいアクセスポロトコルおよびアーキテクチャは、面積や複雑さの増加を伴わずに、エネルギーの無駄をどの程度削減できるか？

主な発見

• 小規模ロウバッファを備えたNVMメインメモリは、大規模ロウバッファを備えたDRAMと比較して、最大67％の動的エネルギー消費を削減する。
• パフォーマンスの低下は最小限であり、非破壊的リードによるタイミング制約の緩和のおかげで、STT-RAMにおける小規模ロウバッファはDRAMを上回るパフォーマンスを示す。
• 耐久性は維持可能である：すべての構成で少なくとも5年間の連続運用が可能であり、32MBのe-DRAMキャッシュを組み合わせると10年以上に達する。
• より長いリクエストキューイングとより良いライトコalescingのおかげで、小規模ロウバッファでは書き込みアンプリフィケーションがわずかに低減される。
• 32MBのe-DRAMキャッシュの追加により、メインメモリへの書き込みが39％～47％削減され、耐久性が顕著に向上する。
• 提案されたアーキテクチャは、インタフェースの変更や顕著な面積オーバーヘッドを必要とせず、エネルギー効率の向上を実現できる。