[論文レビュー] Exploiting Challenges of Sub-20 nm CMOS for Affordable Technology Scaling

Kaushik Vaidyanathan|arXiv (Cornell University)|Sep 2, 2015

Advancements in Semiconductor Devices and Circuit Design被引用数 4

ひとこと要約

本論文は、マイクロアーキテクチャ、回路、レイアウト、プロセス技術を統合する包括的設計技術共同最適化（DTCO）フレームワークを提案し、安価な20 nm未塔のCMOSスケーリングを可能にする。埋め込みメモリにこのアプローチを適用することで、従来手法と比較して並列アクセスSRAMサブブロックで面積を25%小さく、パフォーマンス・ワットあたりの性能を50%向上させた。これはIBM 14SOIプロセスを用いたプロトタイピングにより検証された。

ABSTRACT

For the past four decades, cost and features have driven CMOS scaling. Severe lithography and material limitations seen below the 20 nm node, however, are challenging the fundamental premise of affordable CMOS scaling. Just continuing to co-optimize leaf cell circuit and layout designs with process technology does not enable us to exploit the challenges of a sub-20 nm CMOS. For affordable scaling it is imperative to work past sub-20 nm technology impediments while exploiting its features. To this end, we propose to broaden the scope of design technology co-optimization (DTCO) to be more holistic by including micro-architecture design and CAD, along with circuits, layout and process technology. Applying such holistic DTCO to the most significant block in a system-on-chip (SoC), embedded memory, we can synthesize smarter and efficient embedded memory blocks that are customized to application needs. To evaluate the efficacy of the proposed holistic DTCO process, we designed, fabricated and tested several design experiments in a state-of-the-art IBM 14SOI process. DTCOed leaf cells, standard cells and SRAM bitcells were robust during testing, but failed to meet node to node area scaling requirements. Holistic DTCO, when applied to a widely used parallel access SRAM sub-block, consumed 25% less area with a 50% better performance per watt compared to a traditional implementation using compiled SRAM blocks and standard cells. To extend the benefits of holistic DTCO to other embedded memory intensive sub-blocks in SoCs, we developed a readily customizable smart memory synthesis framework (SMSF). We believe that such an approach is important to establish an affordable path for sub-20 nm scaling.

研究の動機と目的

• 20 nmノード未満での安価なCMOSスケーリングの課題を解決するため、深刻なリソグラフィおよび材料的制限に起因するものである。
• 従来のDTCOの限界を克服するため、回路、レイアウト、プロセスに加え、マイクロアーキテクチャおよびCADを含む範囲にDTCOのスコープを拡大する。
• システムオンチップ（SoC）のメモリ集積型サブブロックに包括的DTCOの利点を拡張するため、カスタマイズ可能なスマートメモリ合成フレームワーク（SMSF）を開発する。
• 最先端の14SOIプロセスを用いた物理実装とテストを通じて、包括的DTCOの有効性を実証する。
• 従来の共同最適化を超えた持続可能で費用対効果の高い20 nm未満の技術スケーリングの道筋を確立する。

提案手法

• DTCOを回路およびレイアウトの共同最適化から拡張し、マイクロアーキテクチャおよびCAD要因を含む包括的設計アプローチを実現する。
• 埋め込みメモリブロック、特に並列アクセスSRAMサブブロックに包括的DTCOを適用し、アプリケーション固有のニーズに適合した設計を実現する。
• IBM 14SOIプロセスを用いて、DTCO最適化済みのリーフセル、スタンダードセル、SRAMビットセルを設計・プロトタイピング・物理テストし、耐久性を検証する。
• 多様なSoCワークロードに対応するための埋め込みメモリサブブロックの迅速なカスタマイズを可能にするスマートメモリ合成フレームワーク（SMSF）を開発する。
• 物理的実装とベンチマークテストを用いて、包括的DTCO設計と従来のコンパイル済みSRAMブロックおよびスタンダードセルを用いた実装を比較する。
• 面積およびパフォーマンス・ワットあたりの指標を用いて、スケーリング効率の向上を評価・定量化する。

実験結果

リサーチクエスチョン

• RQ1 マイクロアーキテクチャおよびCADを含む包括的DTCOフレームワークが、20 nm未満でのスケーリング効率を顕著に向上させることができるか？
• RQ2 包括的DTCOは、埋め込みメモリサブブロックにおける面積削減およびエネルギー効率の向上をどの程度達成できるか？
• RQ3 DTCO最適化済みのSRAMサブブロックのパフォーマンスは、標準セルライブラリを用いた従来の実装と比較してどのように異なるか？
• RQ4 カスタマイズ可能なスマートメモリ合成フレームワーク（SMSF）は、多様なSoCアプリケーションにおける埋め込みメモリブロックのスケーリングに効果的に利用可能か？
• RQ5 従来の共同最適化が失敗する状況下でも、20 nm未満のCMOSスケーリングに実用的で安価な道筋が存在するか？

主な発見

• 包括的DTCOにより、コンパイル済みSRAMブロックおよびスタンダードセルを用いた従来実装と比較して、並列アクセスSRAMサブブロックの面積が25%削減された。
• DTCO最適化済みのSRAMサブブロックは、従来実装と比較してパフォーマンス・ワットあたり50%優れた性能を達成した。
• IBM 14SOIプロセスにおける物理テストにおいて、DTCO最適化済みのリーフセル、スタンダードセル、SRAMビットセルが良好な耐久性を示した。
• 提案されたスマートメモリ合成フレームワーク（SMSF）により、多様なSoC設計にわたり、最適化済みの埋め込みメモリサブブロックを迅速かつカスタマイズ可能に展開できるようになった。
• 従来のDTCOアプローチではノード間の面積スケーリング要件を満たせなかったため、より広範な共同最適化戦略の必要性が浮き彫りになった。
• 結果から、包括的DTCOは、従来の共同最適化の限界を超えた実用的で安価な20 nm未満のCMOSスケーリングの道筋を提供することが検証された。