[論文レビュー] F1 - An Eight Channel Time-to-Digital Converter Chip for High Rate Experiments

Gregory Braun, Horst Fischer+10 more|ArXiv.org|Nov 6, 1999

Advancements in PLL and VCO Technologies参考文献 1被引用数 15

ひとこと要約

本論文では、CERNのCOMPASSのような高レート実験を想定した、8チャネルの時間デジタイザ（TDC）ASIC「F1」を提案する。19段の非同期リングオシレータと粗カウンタを用い、ゼロのデッドタイムで100 ps未塔の時間分解能を達成しており、50 MHzのリードアウトと16ビットのダイナミックレンジをサポートする。これにより、高フラックスの衝突実験および固定標的に適した環境で、1秒間に600万 hit までの信頼性の高いデジタル化が可能である。

ABSTRACT

A new TDC chip has been developed for the COMPASS experiment at CERN. The resulting ASIC offers an unprecedented degree of flexibility and functionality. Its capability to handle highest hit and trigger input rates as well as its low power consumption makes it an ideal tool for future collider and fixed target experiments. First front-end boards equipped with the F1 chip have been used recently at testbeam experiments at CERN. A functional description and specification for this new TDC chip is presented.

研究の動機と目的

• CERNのCOMPASSのような高レート粒子物理学実験における、高速でデッドタイムのない時間デジタイゼーションのニーズに対応すること。
• 1秒間に600万 hit を超えるレートで100 ps未塔の分解能を達成できない既存のTDCチップの限界を克服すること。
• 極端なデータレートおよび環境変動に耐えうる、柔軟で低消費電力でマルチモードのTDC ASICを設計すること。
• 分散型フロントエンド電子回路において、最小限の遅延と高いデータ整合性でリアルタイムのトリガー連動時間測定を可能にすること。
• シリアルおよび並列インターフェースを用いたスケーラブルでモジュラーなデータ取得システムへの統合を支援すること。

提案手法

• 19段の電圧制御遅延素子から構成される非同期リングオシレータを実装し、75–150 psの分解能を持つ安定した時間基準を生成する。
• リングオシレータと粗カウンタを組み合わせることで、ダイナミックレンジを16ビット（65,536 バイナリ）に拡張し、長い時間間隔の測定を可能にする。
• 温度および電源電圧の変化に伴うオシレータ周波数の変動を抑制するため、位相ロックループ（PLL）を用いて周波数を安定化させる。
• 制御論理を共有する8つの独立した時間測定チャネルを統合し、高分解能（75 ps）、標準（150 ps）、ラッチモード（5700 ps）の3モードで柔軟に動作可能にする。
• 2つのリードアウトモードをサポート：8ビットのシリアル（HOTLink互換）および24ビットの並列（最大スループット）、両方とも最大50 MHzで動作。
• 10 MBit/sのデータレート、4倍オーバーサンプリング、開始/停止ビットによるエラー検出を備えたシリアル設定インターフェースを実装し、信頼性の高い設定およびDAC制御を実現。

実験結果

リサーチクエスチョン

• RQ1 カスタムTDC ASICは、1秒間に600万 hit の極限のヒットレート下で、100 ps未塔の時間分解能とゼロのデジタイゼーションデッドタイムを達成できるか？
• RQ2 高レート実験環境において、温度および電圧変動の影響を受けにくく、高い線形性と安定性を維持できる時間測定システムの設計はどのようなものか？
• RQ3 1つのチップで高分解能、標準、ラッチモードの複数モードをサポートしつつ、面積と消費電力を最小限に抑えるための設計戦略は何か？
• RQ4 モジュラーでスケーラブルなデータ取得システムにおいて、TDCがフロントエンド電子回路およびDACと効率的にインターフェースする方法は何か？
• RQ5 高レート衝突実験および固定標的実験において、TDCベースのシステムの最大スループットと遅延はどの程度達成可能か？

主な発見

• F1 TDCは、高分解能モードで75 ps、標準モードで150 psの時間分解能を達成し、インテグラルノンラインアリティ（INL）は1時間bin未満である。
• チップは0.3 LSB未満の差分ノンラインアリティを示し、温度および電源電圧の変化に対しても1時間bin以内の安定性を維持する。
• ダイナミックレンジは16ビット（65,536 バイナリ）であり、高分解能モードでは最大測定時間間隔が約9.8 µsに相当する。
• ゼロのデジタイゼーションデッドタイムで、1秒間に最大600万 hit のヒットレートをサポートし、高フラックス環境での連続動作を可能にする。
• 高分解能モードでは32サンプルのヒットバッファと8サンプルの出力バッファを備え、トリガー遅延は最大ダイナミックレンジ（通常9.8 µs）に達する。
• 5 Vで80 mAの消費電力、-40 〜 +85 °Cの動作温度範囲をカバーし、LVDS、LVPECL、TTL入力に対応しており、過酷な実験環境でも信頼性を確保する。