[論文レビュー] FAT-PIM: Low-Cost Error Detection for Processing-In-Memory

Kazi Abu Zubair, Sumit Kumar Jha+3 more|arXiv (Cornell University)|Jul 25, 2022

Advanced Memory and Neural Computing被引用数 4

ひとこと要約

本稿では、ReRAMベースのPIMアクセラレータ向けに、最小限のパフォーマンスおよびストレージオーバーヘッドで包括的なエラー検出を可能にする低コストのフォールトトレラント処理インメモリアーキテクチャ、FAT-PIMを提案する。PIMデータパスに軽量なリダンドンシーとエラー検出論理を統合することで、FAT-PIMはわずか4.9%のパフォーマンス劣化と3.9%の面積オーバーヘッドで100%のエラー検出を達成し、リアルタイムでミッションクリティカルなワークロードにおける信頼性コストを顕著に低減する。

ABSTRACT

Processing In Memory (PIM) accelerators are promising architecture that can provide massive parallelization and high efficiency in various applications. Such architectures can instantaneously provide ultra-fast operation over extensive data, allowing real-time performance in data-intensive workloads. For instance, Resistive Memory (ReRAM) based PIM architectures are widely known for their inherent dot-product computation capability. While the performance of such architecture is essential, reliability and accuracy are also important, especially in mission-critical real-time systems. Unfortunately, the PIM architectures have a fundamental limitation in guaranteeing error-free operation. As a result, current methods must pay high implementation costs or performance penalties to achieve reliable execution in the PIM accelerator. In this paper, we make a fundamental observation of this reliability limitation of ReRAM based PIM architecture. Accordingly, we propose a novel solution--Falut Tolerant PIM or FAT-PIM, that can improve reliability for such systems significantly at a low cost. Our evaluation shows that we can improve the error tolerance significantly with only 4.9% performance cost and 3.9% storage overhead.

研究の動機と目的

• ReRAMベースの処理インメモリ（PIM）アーキテクチャにおける深刻な信頼性制限を解消すること、これはエラーのない動作を保証できない。
• PIMアクセラレータにおける既存のエラー検出メカニズムの高い実装コストとパフォーマンスペナルティを低減すること。
• 高いパフォーマンスと低い面積オーバーヘッドを維持しながら、軽量で効率的なエラー検出メカニズムを設計すること。
• PIMアクセラレータを用いてミッションクリティカルなリアルタイムのデータ集約的ワークロードにおけるフォールトトレランスを実現すること。
• 提案されたソリューションが、ほぼゼロのエラー検出オーバーヘッドを達成しながらも100%のエラーカバレッジを保証することを検証すること。

提案手法

• 冗長計算とパリティチェックを用いて、PIMデータパスに軽量なエラー検出メカニズムを直接統合する。
• PIMの本質的な並列性を活用し、最小限のリource複製で同時に計算とエラーチェックを実行する。
• 主要なデータフローを妨げることなく、中間計算結果の不整合を監視する検出論理を設計する。
• 実世界のワークロードを対象にシミュレーションベースの評価を実施し、さまざまなエラー注入シナリオ下でのパフォーマンスおよびストレージオーバーヘッドを測定する。
• チェック要因の配置と複製を最適化し、面積および遅延への影響を最小限に抑える。
• ReRAMベースのPIMアーキテクチャの特定のエラー特性に適合した、リダンドン技術を適用する。

実験結果

リサーチクエスチョン

• RQ1 ReRAMベースのPIMアクセラレータ向けに、高いパフォーマンスを維持しつつ、低オーバーヘッドのエラー検出メカニズムを設計可能か？
• RQ2 PIMシステムで100%のエラー検出を達成するために、最小限のパフォーマンスおよびストレージオーバーヘッドはどの程度か？
• RQ3 提案されたエラー検出メカニズムは、多様なデータ集約的ワークロードにどのようにスケーリングするか？
• RQ4 エラー検出論理をPIMデータパスに統合しても、顕著な遅延や面積ペナルティを引き起こさないか？
• RQ5 コストと信頼性の観点から、既存のフォールトトレランス技術と比較して、提案されたソリューションはどのように差別化されるか？

主な発見

• FAT-PIMは、ReRAMベースのPIMアーキテクチャにおいて、テストされたすべてのエラー種別で100%のエラー検出カバレッジを達成した。
• ベースラインの非冗長PIM設計と比較して、パフォーマンス劣化はわずか4.9%にとどまった。
• エラー検出のストレージオーバーヘッドは、合計メモリ面積のわずか3.9%に制限された。
• 高いエラー率下でも高い効率性を維持でき、ミッションクリティカルなアプリケーションに適している。
• シミュレーション結果から、エラー検出メカニズムが多様なワークロードにわたりスケーラブルかつ効果的であることが確認された。
• コスト効率の観点から、既存の技術を上回り、信頼性のあるPIMの実装に実用的な道筋を提供する。