[論文レビュー] Fermilab PIP II machine protection system digitized data noise elimination scheme and its FPGA implementation

J. Wu, A. Warner|arXiv (Cornell University)|Feb 11, 2026

Particle Accelerators and Free-Electron Lasers被引用数 0

ひとこと要約

論文は、Fermilab の PIP-II 機械保護システム向けの FPGA ベースのノイズ除去スキームを提示します。デュアル時間定数放電積分器、デ・リップル基線抽出器、および迅速回復放電器を含み、デジタイズされたビーム損失信号の 60 Hz および高周波ノイズを抑制します。

ABSTRACT

In Fermilab's PIP-II machine protection system, beam loss signals from various detectors are digitized at 125 MS/s. Noise from both high-frequency sources and low-frequency 60 Hz AC power equipment can contaminate the data. To suppress noise across these ranges especially 60 Hz and its harmonics, which overlap with beam loss signal frequencies advanced digital processing beyond standard filtering is required. Several real-time functional blocks were simulated and tested on an FPGA: (1) a dual time-constant discharging integrator filter, (2) a de-ripple baseline extraction and storage block, and (3) a fast-recovery discharging integrator. The nonlinear IIR integrator filter removes high-frequency noise and feeds into the baseline extractor. Upon detecting abrupt beam loss, it switches to a longer time constant to prevent baseline distortion. The de-ripple block calculates a valid baseline by averaging over multiple 60 Hz periods, storing results in a 4096-word FPGA RAM. This baseline is subtracted from raw data before integration by the fast-recovery block, which resets quickly after use. All blocks achieved expected performance.

研究の動機と目的

• PIP-II の robust な機械保護を動機付けるため、デジタル化されたビーム損失信号のノイズを軽減する。
• 高周波ノイズと 60 Hz/高調波ノイズの両方を抑制するリアルタイムデジタルブロックを開発する。
• ビーム損失情報を保持しつつ基線歪みを避ける FPGA ベースのパイプラインを実装・試験する。

提案手法

• ノイズを周波数領域全体で抑制するデュアル時間定数放電積分器フィルターを実装する。
• コアノイズ除去ブロックとして非線形 IIR 積分器を基線抽出器へ供給する。
• 複数の 60 Hz 周期を平均化して有効な基線を計算し、FPGA RAM に格納するデ・リップル基線抽出・格納ブロックを開発する。
• 基線を生データから差し引き、迅速回復放電積分器による積分へ前送する。
• 突然のビーム損失時には基線歪みを防ぐために長時間定数へ切り替え、急激なビーム損失に対応する。

実験結果

リサーチクエスチョン

• RQ1 デジタイズされたリアルタイムのノイズ除去スキームは、信号の完全性を歪つけることなく高周波ノイズと 60 Hz の高調波の両方をビーム損失信号から抑制できるか。
• RQ2 デュアル時間定数積分器、デ・リップル基線、および迅速回復放電器の組み合わせはリアルタイム FPGA 実装要件を満たすか。
• RQ3 突然のビーム損失が発生した場合、基線の正確さと回復特性はどうなるか。
• RQ4 デ・リップル基線は十分に格納・減算され、後続の積分結果を改善するか。

主な発見

• デュアル時間定数放電積分器と非線形 IIR フィルタは高周波ノイズを効果的に除去する。
• デ・リップル基線抽出器は複数の 60 Hz 周期を平均化して有効な基線を算出し、4096 ワードの FPGA RAM に格納する。
• 基線は迅速回復放電積分器へ入力する前に生データから差し引かれる。
• 迅速回復ブロックは使用後すぐにリセットされ、通常運用への迅速な復帰を可能にする。
• 突然のビーム損失時には基線歪みを防ぐため長時間定数へ切り替える。
• すべてのブロックはシミュレーションと試験で期待される性能を達成した。