[論文レビュー] Fundamental Limits to Moore's Law

Suhas Kumar|arXiv (Cornell University)|Nov 18, 2015

Advanced Memory and Neural Computing参考文献 9被引用数 17

ひとこと要約

この論文は、ナノスケールエレクトロニクスにおける量子力学的および熱力学的制約を分析することで、ムーアの法則の根本的な物理的限界を調査している。トランジスタの寸法が原子スケールに近づくと、エネルギー散逸、トンネル効果、熱雑音が、さらなるスケーリングを妨げる克服不能な障壁をもたらし、従来のCMOSスケーリングが続くことができない理論的上限を設定する。

ABSTRACT

The theoretical and practical aspects of the fundamental, ultimate, physical limits to scaling, or Moore-s law, is presented.

研究の動機と目的

• ムーアの法則が予測する半導体デバイスの無限大スケーリングを妨げる根本的物理的制約を特定すること。
• 量子トンネル効果、熱雑音、エネルギー散逸がトランジスタの微細化を制限する役割を分析すること。
• 信頼性ある計算に必要な理論的最小エネルギー/演算およびそれに応じる最小特徴寸法を特定すること。
• これらの物理的制約のもとで、現在のCMOS技術が将来の性能向上を維持できるかどうかを評価すること。
• ディナーダー・スケーリングの終焉と、伝統的なシリコンベースのスケーリングからの移行を理解するためのフレームワークを提供すること。

提案手法

• フィールド効果トランジスタにおける超薄酸化膜バリアを通過する電子トンネル確率を、量子力学的手法でモデル化する。
• ランドアウアーの原理を適用して、論理デバイスにおける1ビット演算に必要な最小エネルギーを推定する。
• 信号エネルギーと相対する熱雑音（kT）を分析し、信頼性あるスイッチングのための信号対雑音比の閾値を決定する。
• ナノスケールトランジスタにおける、パワー密度、熱放散、特徴寸法のトレードオフを評価する。
• 原子スケールの制約および最小エネルギー/演算に基づいて、トランジスタ密度の理論的上限を導出する。
• 超高密度集積回路における接続スケーリングおよびRC遅延制限の影響を検討する。

実験結果

リサーチクエスチョン

• RQ1 トランジスタにおける論理演算ごとのエネルギー散逸の根本的下限は何か？
• RQ2 量子トンネル効果が信頼性あるトランジスタ動作を妨げるようになる特徴寸法はどのくらいか？
• RQ3 熱雑音と信号対雑音比は、機能的論理素子の最小サイズをどのように制限するか？
• RQ4 物理的制約がスケーリングを阻止する前に、トランジスタ密度の理論的限界は何か？
• RQ5 これらの物理的限界のもとで、現在のCMOSスケーリングは5nmノードを越えて継続可能か？

主な発見

• 最小エネルギー/演算はランドアウアーの原理によって制限され、室温では約2.7 kT/ビットで、エネルギー散逸の根本的下限を設定する。
• 酸化膜厚さが1 nm未満になると、量子トンネル効果が支配的になり、従来のMOSFETでは信頼性あるスイッチングが不可能になる。
• 特徴寸法が約5 nm未満になると、熱雑音（kT）が信号エネルギーを上回り、デジタル論理が信頼性を失う。
• エネルギーおよび雑音の制約から、理論的最高トランジスタ密度は約10^12個/cm²に制限される。
• 現在のCMOS技術では、5nmノードを越えたスケーリングは、克服不能な物理的障壁のため、実現不可能である。
• ディナーダー・スケーリングの終焉は、単なる技術的課題ではなく、特に量子力学および熱力学の根本的法則の結果である。