[論文レビュー] Future Large-Scale Memristive Device Crossbar Arrays: Limits Imposed by Sneak-Path Currents on Read Operations

Yansong Gao, Omid Kavehei+3 more|arXiv (Cornell University)|Jul 8, 2015

Advanced Memory and Neural Computing参考文献 13被引用数 5

ひとこと要約

本稿では、大規模クロスバー配列におけるスリープパス電流を抑制するため、内在的な整流特性を有するメモリスチブデバイスを提案し、信頼性の高いリード動作を実現する。Verilog-A行動モデルを用いた研究により、最適な非線形性と高い整流比が、パワー消費をバランスさせつつリードマージンを著しく向上させることを示しており、スケーラブルで高密度なメモリシステムの設計指針を提供する。

ABSTRACT

Passive crossbar arrays based upon memristive devices, at crosspoints, hold great promise for the future high-density and non-volatile memories. The most significant challenge facing memristive device based crossbars today is the problem of sneak-path currents. In this paper, we investigate a memristive device with intrinsic rectification behavior to suppress the sneak-path currents in crossbar arrays. The device model is implemented in Verilog-A language and is simulated to match device characteristics readily available in the literature. Then, we systematically evaluate the read operation performance of large-scale crossbar arrays utilizing our proposed model in terms of read margin and power consumption while considering different crossbar sizes, interconnect resistance values, HRS/LRS (High Resistance State/Low Resistance State) values, rectification ratios and different read-schemes. The outcomes of this study are understanding the trade-offs among read margin, power consumption, read-schemes and most importantly providing a guideline for circuit designers to improve the performance of a memory based crossbar structure. In addition, read operation performance comparison of the intrinsic rectifying memristive device model with other memristive device models are studied.

研究の動機と目的

• 大規模メモリスチブクロスバー配列におけるスリープパス電流という、スケーラビリティと信頼性を制限する重要な課題に取り組む。
• 1T1M や 1D1M 構造といった既存の解決策の限界、すなわち高コストのフットプリント、プログラミングの問題、電圧分割効果を克服する。
• メモリスチブデバイスに内在的な整流特性を有する構造がスリープパス電流に対して本質的解決策としての可能性を有するかを検討する。
• リードマージン、パワー消費、デバイスパラメータのトレードオフを評価することで、回路設計者向けの設計指針を提供する。
• 提案された内在的整流デバイスを他のメモリスチブモデルやリード方式と体系的に比較し、性能上の優位性を検証する。

提案手法

• 発表済みの実験的パラメータに基づき、内在的整流特性を有するメモリスチブデバイスのVerilog-A行動モデルを開発する。
• デバイスモデルのシミュレーションにより、報告された I-V 特性（最高で 10^6 の整流比、安定したスイッチング動作）を再現する。
• クロスバー配列のサイズ（16×16 から 256×256）、接続抵抗、HRS/LRS 電気抵抗比、整流パラメータの変動を想定し、リード動作の性能を評価する。
• 3 種類のリード方式（V/3、V/2、F-F）をテストし、リードマージンとパワー消費に与える影響を比較する。
• パラメータ k を用いたセレクタの非線形性がリードマージンとパワーに与える影響を分析し、最適な非線形性の範囲を同定する。
• 現実的なアレイ条件下でリードマージンとパワー消費を定量的に評価するため、広範な SPICE に類似したシミュレーションを実施する。

実験結果

リサーチクエスチョン

• RQ1 メモリスチブデバイスに内在する整流特性は、大規模クロスバー配列におけるスリープパス電流をどのように抑制するか？
• RQ2 リードマージンを最大化しパワー消費を最小化するための、セレクタの最適な非線形性（k）は何か？
• RQ3 クロスバー配列のサイズ、配線抵抗、HRS/LRS 電気抵抗比は、リードマージンとパワー効率にどのように影響するか？
• RQ4 さまざまなアレイサイズにおいて、V/3、V/2、F-F の異なるリード方式は、リードマージンとパワー消費の観点でどのように比較できるか？
• RQ5 提案された内在的整流デバイスと既存の 1T1M/1D1M アーキテクチャとの間には、どのような性能的トレードオフがあるか？

主な発見

• 内在的整流メモリスチブデバイスは、スリープパス電流を抑制することでリードマージンを顕著に向上させ、整流比が最高 10^6 に達することで性能が向上する。
• セレクタに最適な非線形性（k）が存在する。直感的とは反対に、過度な非線形性はリードマージンを低下させるとともにパワー消費を増加させる。
• V/3 リード方式が、特にアレイサイズが大きくなるにつれて最良のリードマージンを達成するが、F-F 方式は最悪のマージンを示すが、最高のパワー効率を示す。
• 高いセレクタ非線形性（k）はパワー消費を増加させる傾向にあり、設計において慎重に調整する必要がある重要なトレードオフである。
• HRS/LRS 電気抵抗比と高い整流比は、スイッチング速度と保持特性が維持される限り、リードマージンの向上に好ましい要因である。
• 提案された内在的整流デバイスは、1D1M や 1T1M 構造よりもリードマージンとスケーラビリティに優れており、3D統合型高密度メモリへの実現可能性を示唆する。