[論文レビュー] GNN4REL: Graph Neural Networks for Predicting Circuit Reliability Degradation

Lilas Alrahis, Johann Knechtel+3 more|arXiv (Cornell University)|Aug 4, 2022

Semiconductor materials and devices被引用数 4

ひとこと要約

GNN4REL は、標準セルライブラリ、トランジスタモデル、静的タイミング解析（STA）へのアクセスを必要とせずに、プロセスばらつきおよびデバイス劣化による回路信頼性の低下を予測するグラフニューラルネットワークフレームワークを提案する。14nm FinFET技術モデルで学習させた結果、1パスあたり数秒で遅延低下推定の平均絶対誤差が 0.01% 未満に達する。

ABSTRACT

Process variations and device aging impose profound challenges for circuit designers. Without a precise understanding of the impact of variations on the delay of circuit paths, guardbands, which keep timing violations at bay, cannot be correctly estimated. This problem is exacerbated for advanced technology nodes, where transistor dimensions reach atomic levels and established margins are severely constrained. Hence, traditional worst-case analysis becomes impractical, resulting in intolerable performance overheads. Contrarily, process-variation/aging-aware static timing analysis (STA) equips designers with accurate statistical delay distributions. Timing guardbands that are small, yet sufficient, can then be effectively estimated. However, such analysis is costly as it requires intensive Monte-Carlo simulations. Further, it necessitates access to confidential physics-based aging models to generate the standard-cell libraries required for STA. In this work, we employ graph neural networks (GNNs) to accurately estimate the impact of process variations and device aging on the delay of any path within a circuit. Our proposed GNN4REL framework empowers designers to perform rapid and accurate reliability estimations without accessing transistor models, standard-cell libraries, or even STA; these components are all incorporated into the GNN model via training by the foundry. Specifically, GNN4REL is trained on a FinFET technology model that is calibrated against industrial 14nm measurement data. Through our extensive experiments on EPFL and ITC-99 benchmarks, as well as RISC-V processors, we successfully estimate delay degradations of all paths -- notably within seconds -- with a mean absolute error down to 0.01 percentage points.

研究の動機と目的

• プロセスばらつきおよびデバイス劣化が回路タイミングに深刻な影響を与える先端技術ノードにおいて、正確で効率的な信頼性推定の課題に対処すること。
• 設計者が機密の標準セルライブラリにアクセスする必要をなくし、高コストなモンテカルロシミュレーションを回避すること。
• 1つの訓練済み GNN モデルを用いて、プロセスばらつきおよび劣化に起因する遅延低下を高速かつ高精度に予測すること。
• 訓練中に物理ベースの劣化およびばらつきモデルを GNN に埋め込むことで、ファウンドリー特有の情報を保護すること。
• 多様な回路設計に適用可能なスケーラブルで汎用的な、プロトタイピング段階での信頼性評価ソリューションを提供すること。

提案手法

• GNN4REL は、回路ネットリストを異種グラフとしてモデル化するためのグラフニューラルネットワーク（GNN）を採用し、トランジスタレベルおよびパスレベルの依存関係を捉える。
• GNN は、産業用 14nm 測定データにキャリブレーションされた 14nm FinFET 技術モデル上で学習され、プロセスばらつきおよび劣化効果を組み込む。
• 入力特徴量には、ゲートレベルのネットリスト構造、トランジスタタイプ、およびスイッチング遷移や負荷容量などのタイミング関連属性が含まれる。
• モデルは、回路内の任意のパスにおける遅延低下の統計的指標（平均、標準偏差、最大値）を予測する。
• 訓練は技術ノードごとに1回実施され、推論は1設計あたり数秒で完了し、従来の STA やシミュレーションを回避する。
• フレームワークは、1設計あたり 1,000 個のタイミングパスを対象に、一般化を保証するための自己参照および交差検証シナリオを用いてエンドツーエンドで訓練される。

実験結果

リサーチクエスチョン

• RQ1 標準セルライブラリや STA へのアクセスなしに、GNN ベースのモデルがプロセスばらつきおよびデバイス劣化に起因する遅延低下を正確に予測できるか？
• RQ2 GNN4REL の性能は、従来のモンテカルロ法および統計的 STA 法と比べて、精度および速度の点でどのように差がつくか？
• RQ3 GNN4REL は、最小限の再訓練で、さまざまな回路ベンチマークおよび RISC-V プロセッサ設計に一般化可能か？
• RQ4 訓練データの分割割合（例：自己参照 vs. 交差検証）の変化が、モデルの精度および頑健性に与える影響は何か？
• RQ5 GNN4REL は、従来の手法と比較して、信頼性推定にかかる計算コストをどの程度低減できるか？

主な発見

• GNN4REL は、全テストパスにおいて遅延低下予測の平均絶対誤差がたった 0.01 パcentage points にとどまる。
• 1設計あたり数秒で信頼性推定が完了し、最大 2.2 時間もかかる従来のモンテカルロシミュレーションを著しく上回る。
• 自己参照および交差検証の両シナリオにおいて、ITC-99、EPFL、および RISC-V プロセッサを含む多様なベンチマークで、効果的な一般化が確認された。
• GNN4REL の訓練時間は、1ベンチマークあたり約 2 時間であり、1回のコストとして一括して実施され、新規設計の高速推論を可能にする。
• 推論段階で STA や回路シミュレーション、機密のトランジスタモデルへのアクセスが不要となり、プライバシーと効率性が向上した。
• Aadam や ML を用いたセルライブラリ特徴化といった既存の ML ベース手法とは異なり、個々のセルに対する訓練やシミュレーション依存性、STA の呼び出しを回避することで、GNN4REL は優れた性能を発揮した。