[論文レビュー] Hardware Accelerated SDR Platform for Adaptive Air Interfaces

Tarik Kazaz, Christophe Van Praet+3 more|arXiv (Cornell University)|Apr 29, 2017

Power Line Communications and Noise参考文献 18被引用数 10

ひとこと要約

本論文は、ハイブリッドFPGA技術、RFNoC、および部分再構成を用いて、動的で適応可能な空中インターフェースの即時合成を可能にするコンactで低消費電力なハードウェアアクセラレーテッドSDRプラットフォームを提示する。ソフトウェア定義無線の原則とハードウェアアクセラレーションを組み合わせることで、従来のSDRシステムと比較して高いスループット、低消費電力、小型化を実現し、5Gおよびエッジインターネットのための動的かつ技術に依存しない接続性をサポートする。

ABSTRACT

The future 5G wireless infrastructure will support any-to-any connectivity between densely deployed smart objects that form the emerging paradigm known as the Internet of Everything (IoE). Compared to traditional wireless networks that enable communication between devices using a single technology, 5G networks will need to support seamless connectivity between heterogeneous wireless objects and IoE networks. To tackle the complexity and versatility of future IoE networks, 5G will need to guarantee optimal usage of both spectrum and energy resources and further support technology-agnostic connectivity between objects. One way to realize this is to combine intelligent network control with adaptive software defined air interfaces. In this paper, a flexible and compact platform is proposed for on-the-fly composition of low-power adaptive air interfaces, based on hardware/software co-processing. Compared to traditional Software Defined Radio (SDR) systems that perform computationally-intensive signal processing algorithms in software, consume significantly power and have a large form factor, the proposed platform uses modern hybrid FPGA technology combined with novel ideas such as RF Network-on-Chip (RFNoC) and partial reconfiguration. The resulting system enables composition of reconfigurable air interfaces based on hardware/software co-processing on a single chip, allowing high processing throughput, at a smaller form factor and reduced power consumption.

研究の動機と目的

• 5Gおよびエッジインターネット（IoE）における多様で動的かつエネルギー効率の良い無線接続性を支援する課題に対処すること。
• ソフトウェアオンliの信号処理に起因する高消費電力および大型化という、従来のSDRシステムの限界を克服すること。
• 1つのチップ上でハードウェア／ソフトウェア共同処理を実現し、即時的かつ即時の空中インターフェースの合成を可能にすること。
• 多様な通信技術を備えた高密度で多様な無線ネットワークにおけるスペクトル効率およびエネルギー効率を最適化すること。

提案手法

• 本プラットフォームは、ハイブリッドFPGA技術を活用し、ソフトウェアから計算負荷の高い信号処理タスクを専用のハードウェアアクセラレータに移譲する。
• RFネットワークオンチップ（RFNoC）アーキテクチャを採用することで、再構成可能な処理ブロック間でのモジュラーでスケーラブルかつ効率的なデータフロー管理を実現する。
• 部分再構成を用いることで、運用中の処理を中断せずに特定のFPGA領域を動的に更新でき、実行時における空中インターフェースパラメータの適応が可能になる。
• ソフトウェア定義無線の原則とハードウェアアクセラレーションを統合することで、変調、符号化、複数アクセス方式の柔軟かつ即時の再構成が可能になる。
• ハードウェアとソフトウェアのコンponent間の共同設計により、低遅延処理と最小限の消費電力が実現される。
• 本プラットフォームはコンactな統合を目的として設計されており、リソース制限があり、高密度に配置されたスマートオブジェクトへの展開を支援する。

実験結果

リサーチクエスチョン

• RQ1 ハードウェアアクセラレーテッドSDRプラットフォームは、低消費電力および小型化を維持しながら、どのように即時の空中インターフェース再構成を実現できるか？
• RQ2 部分再構成は、FPGAベースのプラットフォーム上で、どのように動的かつ即時の無線プロトコルの適応を可能にするか？
• RQ3 RFNoCアーキテクチャは、再構成可能なSDRシステムにおけるモularityおよびデータスループットをどの程度向上させるか？
• RQ4 1つのFPGAチップ上で実行されるハードウェア／ソフトウェア共同処理は、従来のソフトウェアオンリーソリューションと比較して、処理効率および消費電力の点でどのように優れているか？

主な発見

• 計算負荷の高い信号処理タスクをハードウェアでアクセラレートすることで、本プラットフォームは高い処理スループットを達成し、一般用途プロセッサへの依存度を低減した。
• 部分再構成の活用により、システムの停止や再初期化を伴わずに、空中インターフェース構成の動的かつ実行時更新が可能になった。
• RFNoCの統合により、再構成可能な処理ユニット間での効率的でモジュラーなデータルーティングが実現され、システムのスケーラビリティとパフォーマンスが向上した。
• 従来のSDRシステムと比較して、本プラットフォームは顕著な消費電力の低減と小型化を実現しており、エネルギー制限があり高密度に配置されたIoE環境への展開に適している。
• 本システムは、多様な無線技術間でシームレスかつ適応的な接続性を実現し、5Gネットワークにおける技術に依存しない通信を可能にした。
• 本プラットフォームは、低消費電力で再構成可能な空中インターフェースの即時合成を可能にし、将来の5GおよびIoEアプリケーションにおける主要な要件を満たした。