[論文レビュー] Hardware Architecture for List SC Decoding of Polar Codes

Alexios Balatsoukas‐Stimming, Alexandre J. Raymond+2 more|arXiv (Cornell University)|Mar 28, 2013

Error Correcting Code Techniques参考文献 8被引用数 12

ひとこと要約

本稿では、極性符号のリスト逐次取消（SC）デコーディングのための最初のVLSIハードウェアアーキテクチャを提示する。中間的尤度値の高コストなコピーを避けるために、代わりにそれらへのポインタをコピーすることで実現する。N=1024およびリストサイズL=2,4の条件下でUMC 90nmプロセスを用いて459 MHzで181 Mbpsのスループットを達成し、標準SCデコーディングよりも優れた誤り補正性能を実現するとともに、ポインタベースの状態管理と最適化されたメモリアクセスにより高い効率を維持する。

ABSTRACT

We present a hardware architecture and algorithmic improvements for list SC decoding of polar codes. More specifically, we show how to completely avoid copying of the likelihoods, which is algorithmically the most cumbersome part of list SC decoding. The hardware architecture was synthesized for a blocklength of N = 1024 bits and list sizes L = 2, 4 using a UMC 90nm VLSI technology. The resulting decoder can achieve a coded throughput of 181 Mbps at a frequency of 459 MHz.

研究の動機と目的

• 文献において、極性符号のリスト逐次取消（SC）デコーディングのためのハードウェアアーキテクチャが不足しているという問題に取り組むこと。
• リストSCデコーディングにおける尤度値のコピーに起因する高い計算およびメモリオーバーヘッドを低減すること。
• 最小限の面積および遅延オーバーヘッドで、実用的で高スループットなリストSCデコーディングの実装を可能にすること。
• 標準SCデコーディングよりも優れた誤り補正性能を実現しつつ、ハードウェア効率を維持すること。

提案手法

• リストSCデコーディングにおける中間的尤度値の直接コピーを置き換えるポインタベースのアプローチを提案し、尤度値へのポインタのみを格納する。
• L個の最良パスを選択するためのレイトン2Lアーキテクチャを採用した改良版メトリックソーターを用い、1サイクルで処理することで、クリティカルパス遅延を短縮する。
• クロスバー型メモリコピー機構を用いて、部分和、パス状態、およびポインタメモリを1サイクルでL個のデコーディングパスにわたって同時に複製する。
• MCUとメトリックソーターの間にレジスタを設けることで、クリティカルパス遅延を低減する。これにより1サイクルあたり約50R%のオーバーヘッドが生じるが、より高いクロック周波数を実現できる。
• チャネルLLRと中間的尤度値を別々に格納するメモリ階層を設計し、面積と消費電力を最小限に抑える。
• 同じチャネルLLRメモリをすべてのパスで再利用し、(L+1)N個の尤度格納領域を割り当てることで、メモリ使用量を最適化する。

実験結果

リサーチクエスチョン

• RQ1 リストSCデコーディングにおける高コストな尤度値のコピー処理をハードウェアでどのように排除できるか？
• RQ2 高スループットかつ低遅延を実現するリストSCデコーディングを実装するために必要な最小限のハードウェアオーバーヘッドは何か？
• RQ3 値のコピーを置き換えるポインタベースの状態管理は、デコーディング性能を低下させないで実現可能か？
• RQ4 標準CMOSプロセスにおけるリストSCデコーダーの実現可能なスループットと面積効率はどの程度か？
• RQ5 既存のSCデコーダー実装と比較して、提案アーキテクチャの面積と性能はどのように異なるか？

主な発見

• 提案アーキテクチャは、UMC 90nm CMOSプロセスを用いてN=1024、L=2,4の条件下で459 MHzで181 Mbpsのスループットを達成した。
• 尤度値の直接コピーを避けるためにポインタのみをコピーすることで、メモリ帯域幅と面積オーバーヘッドを低減した。
• L=2およびL=4の場合、メトリックソーターはそれぞれ総面積の0.1%および0.8%にしか占めない。
• クリティカルパス遅延を低減するためのレジスタの導入により、サイクル数が約50R%増加したが、これによりクロック周波数が向上し、全体のスループットが向上した。
• L=2の場合は総面積が1.60 mm²、L=4の場合は3.53 mm²であり、L=4の標準SCデコーダーと比較して50%の面積増加が生じたが、誤り補正性能の向上を考慮すれば妥当である。
• 本アーキテクチャは、リストSCデコーディングをハードウェアで実装した最初のものであり、文献においてはASICまたはFPGAによる実装例は報告されていない。