[論文レビュー] Hardware-Tailored Diagonalization Circuits

Daniel Miller, Laurin E. Fischer+6 more|arXiv (Cornell University)|Mar 7, 2022

Quantum Computing Algorithms and Architecture被引用数 7

ひとこと要約

本論文は、接続性が限られたNISQデバイスにおける2キュービットゲートのオーバーヘッドを最小化するハードウェアに適合した（HT）対角化回路を構築する理論的枠組みを提示する。グラフに基づく安定化子形式とハードウェアに配慮したクリフォード回路合成を活用することで、可換なパウリ演算子を同時に効率的に測定でき、ベンチマークハミルトニアンにおいて従来のテンソル積基底（TPB）手法と比較して最大30％の回路実行回数（ショット）削減が可能となる。実験的検証はIBM Quantumの127キュービットプロセッサで実施された。

ABSTRACT

A central building block of many quantum algorithms is the diagonalization of Pauli operators. Although it is always possible to construct a quantum circuit that simultaneously diagonalizes a given set of commuting Pauli operators, only resource-efficient circuits can be executed reliably on near-term quantum computers. Generic diagonalization circuits, in contrast, often lead to an unaffordable Swap gate overhead on quantum devices with limited hardware connectivity. A common alternative is to exclude two-qubit gates altogether. However, this comes at the severe cost of restricting the class of diagonalizable sets of Pauli operators to tensor product bases (TPBs). In this article, we introduce a theoretical framework for constructing hardware-tailored (HT) diagonalization circuits. Our framework establishes a systematic and highly flexible procedure for tailoring diagonalization circuits with ultra-low gate counts. We highlight promising use cases of our framework and - as a proof-of-principle application - we devise an efficient algorithm for grouping the Pauli operators of a given Hamiltonian into jointly-HT-diagonalizable sets. For several classes of Hamiltonians, we observe that our approach requires fewer measurements than conventional TPB approaches. Finally, we experimentally demonstrate that HT circuits can improve the efficiency of estimating expectation values with cloud-based quantum computers.

研究の動機と目的

• 接続性が限られたNISQデバイスにおける一般的な対角化回路の2キュービットゲートおよびSwapゲートのオーバーヘッドを低減すること。
• 可換なパウリ演算子を同時に対角化するためのリソース効率的でハードウェアに配慮したクリフォード回路を構築する枠組みを開発すること。
• 変分量子アルゴリズム（例：VQE）における期待値推定に必要な量子回路実行回数（ショット）を削減すること。
• デバイス固有の接続性制約を組み込むことで、qubit単位可換（QWC）構造を超えたパウリグループ化の実用的スケーラビリティを実現すること。
• 理論的利点を実際のIBM Quantumハードウェア上で実験的に検証し、ショット数の削減と回路効率性の向上を示すこと。

提案手法

• 可換なパウリ集合を表現するためのグラフベースの安定化子形式を用い、単一キュービットクリフォードゲートと最小限で接続性に配慮した2キュービットゲート層への体系的分解により、HT対角化回路を構築する。
• 問題をパウリ相互作用グラフ上のグラフ彩色問題として定式化し、エッジが非可換ペアを表すようにし、デバイスの接続性に一致する最適な可換部分集合（HTコレクション）を特定する。
• パウリ演算子の二進代数的表現を適用し、安定化子形式を活用することでユニタリ同値性を保証するとともに、効率的な回路合成を実現する。
• 2キュービットゲートの配置をネイティブなキュービット接続性に合わせることで、CNOTゲート数を最小化し、不要なSWAPゲートを回避するように特化した回路構築手法を導入する。
• 既存のパウリグループ化ワークフローと統合可能であり、標準的なTPBや一般可換集合ではなく、HTコレクションへの最適化されたグループ化によりショット数削減を実現する。
• 任意のハードウェア接続性をサポートし、パウリ集合を最小限の2キュービットゲート数で安定化子状態にマッピングする構成的アルゴリズムとして実装される。

実験結果

リサーチクエスチョン

• RQ1 接続性が限られたNISQデバイスにおいて、2キュービットゲートのオーバーヘッドを最小化するハードウェアに適合した対角化回路枠組みを構築可能か？
• RQ2 HT対角化と従来のTPBまたは一般可換（GC）グループ化手法との間で、必要な量子回路実行回数（ショット）にどのような差が生じるか？
• RQ3 HT対角化は、可換パウリ演算子を同時に測定できる能力を保ちつつ、回路の深さとゲート数をどの程度低減できるか？
• RQ4 提案された枠組みは、実際の量子ハードウェア上で実験的に検証可能であり、ショット数の削減と回路効率性の面で実用的利点を示せるか？
• RQ5 ハードウェア固有の接続性は、変分量子アルゴリズム向け対角化回路の構造と効率性にどのような影響を及ぼすか？

主な発見

• テストしたハミルトニアンにおいて、従来のTPBベースのグループ化と比較して、HT対角化フレームワークは最大30％のショット数削減を達成した。特に高複雑度グループで顕著な改善が観察された。
• 水素分子およびその他のベンチマークハミルトニアンにおいて、TPBグループ化と比較して20–30％のショット数削減が達成され、回路深さの増加は最小限に抑えられた。
• IBMの127キュービットプロセッサ ibm_washington での実験結果により、理論的予測が確認され、期待値推定の精度向上と一貫したショット節約効果が得られた。
• 線形接続構造のキュービットアーキテクチャにおいて、高コストなSWAPゲートのオーバーヘッドを効果的に回避し、CNOTゲート数がネイティブ接続性制約と一致した。
• HTコレクションの最適ショット割り当て比は、TPBおよびGCグループ化と比較して常に低く、特にグループ7（0.10295）とグループ31（0.01218）で最小の分散が観察された。
• 非TPB可換集合の効率的対角化が可能となり、qubit単位可換（QWC）構造を超えたパウリグループ化の適用範囲が拡張された。