[論文レビュー] Hier-RTLMP: A Hierarchical Automatic Macro Placer for Large-scale Complex IP Blocks

Andrew B. Kahng, Ravi Varadarajan+1 more|arXiv (Cornell University)|Apr 23, 2023

Embedded Systems Design Techniques被引用数 4

ひとこと要約

Hier-RTLMP は、論理階層を多段階物理階層に変換することで、数百のマクロを含む大規模なRTL設計に対して高品質なフロントプロセスを自動生成する階層的マクロ配置手法であり、データフローとパワーグリッド効率を保ちながらコア領域でのマクロタイリングを可能にする。RTL-MP よりも13倍高速な実行時間であり、後ルーティングタイミングとワイヤーレンジスの指標において、RTL-MP や最先端の商業ツールを上回る性能を達成している。

ABSTRACT

In a typical RTL to GDSII flow, floorplanning or macro placement is a critical step in achieving decent quality of results (QoR). Moreover, in today's physical synthesis flows (e.g., Synopsys Fusion Compiler or Cadence Genus iSpatial), a floorplan .def with macro and IO pin placements is typically needed as an input to the front-end physical synthesis. Recently, with the increasing complexity of IP blocks, and in particular with auto-generated RTL for machine learning (ML) accelerators, the number of hard macros in a single RTL block can easily run into the several hundreds. This makes the task of generating an automatic floorplan (.def) with IO pin and macro placements for front-end physical synthesis even more critical and challenging. The so-called peripheral approach of forcing macros to the periphery of the layout is no longer viable when the ratio of the sum of the macro perimeters to the floorplan perimeter is large, since this increases the required stacking depth of macros. In this paper, we develop a novel multilevel physical planning approach that exploits the hierarchy and dataflow inherent in the design RTL, and describe its realization in a new hierarchical macro placer, Hier-RTLMP. Hier-RTLMP borrows from traditional approaches used in manual system-on-chip (SoC) floorplanning to create an automatic macro placement for use with large IP blocks containing very large numbers of hard macros. Empirical studies demonstrate substantial improvements over the previous RTL-MP macro placement approach, and promising post-route improvements relative to a leading commercial place-and-route tool.

研究の動機と目的

• 機械学習アクセラレータを含む複雑で自動生成されたRTL設計におけるマクロ配置の増大する課題に応えること—特に従来の周辺部配置ではスタッキング深さが著しく増加し、ワイヤーレンジスが悪化する問題を解消する。
• 数百のマクロを含む大規模設計で失敗するなど、既存ツール（例: RTL-MP）の限界を克服すること—これらは単一段階の物理階層に依存しており、スケーラビリティに欠ける。
• データフローのトポロジーを尊重し、コア領域でのマクロタイリングを可能にすることで、効率的なパワーグリッド生成を支援する、自動的かつ高品質なマクロ配置を実現すること。
• エキスパートのSoCフロントプロセス実務を模倣するが、完全に自動化され、産業界のP&Rフローと互換性を持つスケーラブルな多段階物理計画フレームワークを開発すること。

提案手法

• 各段階でサイズ基準に基づくしきい値を用いて、機能的およびデータフロー的関係に基づいてマクロをグループ化する自己クラスタリングエンジンを用いて、論理RTL階層を多段階物理階層に変換する。
• 新規の二段階形状エンジンを導入：下位から上位への解析により、子クラスタの形状に基づいて実現可能なクラスタ形状を特定し、その後、親クラスタのアウトラインで制約された上位から下位への最適化を実施する。
• 階層的マクロ配置を段階的に実行し、物理的クラスタ境界内にマクログループを配置・タイリングすることで、ワイヤーレンジスを最小化し、ルーティング可能性を確保する。
• 正規化ワイヤーレンジス、タイミングスラック（WNS/TNS）、混雑度を組み合わせた重み付きコスト関数を用い、10〜50回の試行によるパrameter（例：セグメント数φ、境界重みζ）の自動チューニングによりQoRを最適化する。
• Cadence Innovus 21.1 と統合し、クロックツリー合成および後ルーティング最適化を含む完全なP&Rフローの検証を実施し、実世界のPPAへの影響を測定する。
• 公開された実行スクリプトと設定サポートを提供するOpenROADインfrastrucureを活用し、再現可能性とコミュニティ利用を促進するオープンソース配備を実現する。

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実験結果

リサーチクエスチョン

• RQ1 データフローのトポロジーを保持しながらコア領域でのマクロタイリングを可能にすることで、数百のマクロを含む設計において、周辺部のみの配置に比べて階層的マクロ配置が優れた性能を発揮できるか？
• RQ2 RTL論理階層から導出される多段階物理階層は、RTL-MPのような単一段階アプローチに比べ、スケーラビリティと配置品質をどのように向上させるか？
• RQ3 自動化されたパrameterチューニング（φ, ζ）は、産業界およびオープンソースの多様な設計において、後ルーティングタイミングと混雑度指標をどの程度改善できるか？
• RQ4 完全に自動化されたマクロ配置ツールは、商業ツールを上回るPPA結果を達成しつつ、実行時間を桁違いに短縮できるか？

主な発見

• RTL-MP がまだ動作するテストケースにおいて、Hier-RTLMP は実行時間を13倍短縮し、顕著なスケーラビリティの向上を示した。
• Ariane (NG45) 設計では、商業ツールと比較して、後ルーティングのWNSが-97 psから-76 psへ24%改善され、TNSが-55 nsから-30 nsへ45%改善された。
• CA53 (GF12) 設計では、商業ツールと比較して、正規化ワイヤーレンジスが1.08から1.07へ10%削減され、TNSが-167 nsから-140 nsへ17%改善された。
• 50回の試行による自動チューニング（$autotune_{50}^{*}$）は、デフォルトまたは10回試行のチューニングに比べ、一貫して優れた後ルーティングタイミングとワイヤーレンジスを達成し、設計空間探索で最良の設定が特定された。
• 最良の自動チューニング設定（$autotune_{50}^{*}$）では、WNSがArianeで-76 ps、CA53で-0.25 ps改善され、面積および消費電力への影響は最小限に抑えられ、プロセスノードをまたがる堅牢性が確認された。
• Hier-RTLMP が生成した後ルーティングレイアウトでは、混雑度指標が改善され、主要設計において平均的な水平および垂直混雑度が低減しており、より優れたルーティング可能性が示された。

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