[論文レビュー] Hierarchical memories: Simulating quantum LDPC codes with local gates

Christopher A. Pattison, Anirudh Krishna+1 more|arXiv (Cornell University)|Mar 8, 2023

Quantum Computing Algorithms and Architecture被引用数 6

ひとこと要約

本稿では、定率量子LDPC符号とスケルトン符号を組み合わせることで、最近隣の2次元ゲートのみを用いて故障耐性のある量子メモリを実現する階層的量子LDPC符号を提案する。2層構造でこれらの符号を級列的に接続することで、論理的障害率の超多項式的抑制が達成され、具体的には語誤り率が exp(−Θ[N^δ / log²^δ(N)]) のスケーリングを示す。また、現実的なノイズ仮定のもとで、特に低物理誤り率において基本的なスケルトン符号符号化を上回る性能を示す。

ABSTRACT

Constant-rate low-density parity-check (LDPC) codes are promising candidates for constructing efficient fault-tolerant quantum memories. However, if physical gates are subject to geometric-locality constraints, it becomes challenging to realize these codes. In this paper, we construct a new family of $[[N,K,D]]$ codes, referred to as hierarchical codes, that encode a number of logical qubits $K = Ω(N/\log(N)^2)$. The N-th element of this code family is obtained by concatenating a constant-rate quantum LDPC code with a surface code; nearest-neighbor gates in two dimensions are sufficient to implement the corresponding syndrome-extraction circuit and achieve a threshold. Below threshold the logical failure rate vanishes superpolynomially as a function of the distance $D(N)$. We present a bilayer architecture for implementing the syndrome-extraction circuit, and estimate the logical failure rate for this architecture. Under conservative assumptions, we find that the hierarchical code outperforms the basic encoding where all logical qubits are encoded in the surface code.

研究の動機と目的

• 故障耐性のある量子メモリアーキテクチャを設計すること。このアーキテクチャは、幾何的局所性制約を克服し、最近隣の2次元ゲートのみを用いる。
• K = Ω(N / log²N) 個の論理的キュービットを、局所的ゲートのみを用いて符号化できる符号族を構築すること。これにより、スケーラブルで定率の符号化が可能になる。
• LDPC符号とスケルトン符号の階層的級列化が、閾値を達成し、保守的なノイズモデル下でも論理的誤りを超多項式的に抑制できることを示すこと。
• 同じ合計物理キュービット数と現実的なノイズパラメータを前提とした場合、階層的符号の論理的障害率と基本的なスケルトン符号符号化の性能を比較すること。

提案手法

• 階層的符号 HN は、定率量子LDPC符号とスケルトン符号を級列的に接続することで構築され、外側符号の各論理キュービットがスケルトン符号のタイルに対応する。
• 物理SWAP操作（範囲R）と最近隣ゲートを用いて、符号のシンディーム抽出回路 CHN を実装する2層構造が提案される。
• シンディーム抽出回路の深さは O(√N / R) で上限が与えられ、保守的な仮定のもとで論理的誤り率が分析される。これには、アーキテクチャからデータキュービットへの誤り伝搬も含まれる。
• 物理誤り率 p_phys を仮定し、回路深さの多項式としてラウンド誤り率 pround を導出することで、全符号の語誤り率（WER）の推定が可能になる。
• 誤り低減戦略として、ノイズの偏向を強制する非対称スケルトン符号の使用や、SWAPゲートの忠実度向上による外側符号の障害率低減が検討される。
• デコーディング戦略は、内側符号のシンディーム情報の使用を仮定しないが、内側と外側符号の共同デコーディングによる改善可能性についても議論される。

実験結果

リサーチクエスチョン

• RQ1 定率量子LDPC符号を最近隣の2次元ゲートのみで実装可能であり、論理的誤り抑制の閾値を維持できるか？
• RQ2 LDPC符号とスケルトン符号の階層的級列化が、現実的なノイズモデル下でも論理的障害率を超多項式的に抑制できるか？
• RQ3 同じ合計物理キュービット数を用いる場合、階層的符号の論理的誤り率は基本的なスケルトン符号符号化と比べてどのように異なるか？
• RQ4 アーキテクチャからデータキュービットへの誤り伝搬が、外側符号の有効距離に与える影響は何か？ また、その影響を軽減する方法はあるか？
• RQ5 SWAPゲートの忠実度向上やデコーディング戦略の改善が、階層的符号の性能を顕著に向上させられるか？

主な発見

• 階層的符号 HN は、最近隣の2次元ゲートのみを用いて、K = Ω(N / log²N) 個の論理的キュービットを符号化し、スケーラブルで定率の符号化を達成する。
• HN の語誤り率（WER）は、d(n) = Θ(n^δ) が基礎となるLDPC符号の距離であるとして、exp(−Θ[N^δ / log²^δ(N)]) の形で超多項式的に減少する。
• 物理誤り率がクロスオーバー点を下回る範囲では、同じ合計物理キュービット数を用いる場合、階層的符号は基本的なスケルトン符号符号化を論理的障害率の観点で上回る。
• レベル1のアーキテクチャからデータキュービットへの誤り伝搬により、外側符号の有効距離が ∆g 倍小さくなるが、ノイズ偏向を強制する非対称スケルトン符号の使用によりこれを緩和できる。
• 物理的SWAP操作の忠実度を向上させることで、ルーティング深さに敏感な外側符号の障害率が顕著に低下する。
• 階層的アーキテクチャは、バースト誤りを外側符号レベルで消去に類似した誤りに変換し、外側符号のデコーダがこれを補正可能である。