[論文レビュー] Hierarchical Triple-Modular Redundancy (H-TMR) Network For Digital Systems

Barış Baykant Alagöz|ArXiv.org|Feb 2, 2009

Radiation Effects in Electronics参考文献 9被引用数 9

ひとこと要約

本稿では、複数の段階にわたりTMRを再帰的に適用することにより、デジタル集積回路におけるフォールト耐性を向上させる階層的トリプルモジュラー・レジュンダンシー（H-TMR）ネットワークを提案する。確率的モデルを用いて、2次H-TMRネットワークが1次TMRよりも顕著にフォールトマスキング性能を向上させることを示しており、面積および遅延オーバーヘッドを最小限に抑えつつ、ハードウェアフォールトに対してより強い耐性を発揮する。

ABSTRACT

Hierarchical application of Triple-Modular Redundancy (TMR) increases fault tolerance of digital Integrated Circuit (IC). In this paper, a simple probabilistic model was proposed for analysis of fault masking performance of hierarchical TMR networks. Performance improvements obtained by second order TMR network were theoretically compared with first order TMR network.

研究の動機と目的

• 階層的TMRを用いてデジタル集積回路におけるフォールト耐性を向上させること。
• H-TMRネットワークにおけるフォールトマスキング性能を分析するための確率的モデルを開発すること。
• 2次H-TMRが1次TMRに比べて得られるフォールト耐性の向上を比較すること。
• 再帰的TMRの適用がシステムの故障確率を低減する効果を評価すること。

提案手法

• 本稿では、システムの複数段階にわたりTMRを再帰的に適用する階層的TMRアーキテクチャを導入する。
• 部品の故障率と冗長度に基づいてフォールトマスキング確率を定量化するための確率的フォールトモデルを構築する。
• 冗長性によって単一のフォールトが検出されない確率を分析することで、フォールトマスキング性能を評価する。
• 基本的な三重冗長性である1次TMRと、冗長モジュールに再び冗長性を適用する2次TMRを比較する。
• さまざまな故障シナリオ下での未検出フォールトの確率を計算するために統計的分析を用いる。
• 理論的導出は信頼性理論に基づき、部品の故障が独立していると仮定する。

実験結果

リサーチクエスチョン

• RQ1 階層的TMRは、デジタルICにおけるフラットTMRと比較して、フォールトマスキングをどのように改善するか？
• RQ2 2次H-TMRを1次TMRに適用した場合、フォールト耐性にどの程度の定量的向上が得られるか？
• RQ3 再帰的冗長性は、面積および遅延オーバーヘッドを管理しながら、システム信頼性にどのように影響するか？
• RQ4 部品の故障率は、階層的TMRの効果にどのような影響を及えるか？
• RQ5 確率的モデルは、多段階TMRシステムにおけるフォールトマスキング性能を正確に予測できるか？

主な発見

• 2次H-TMRネットワークは、1次TMRネットワークよりも顕著に優れたフォールトマスキング性能を示す。
• TMRの階層的適用は、フラットTMR構成と比較して、未検出フォールトの確率をより効果的に低減する。
• 確率的モデルは、異なる冗長度レベルにおけるフォールトマスキングの向上を的確に定量化できた。
• 部品の故障率が中程度から高くなると、フォールト耐性の向上が最も顕著に現れる。
• モデルは、再帰的TMRが過度な面積または遅延コストを伴わずにシステム信頼性を向上させることを示唆している。
• 理論的分析により、H-TMRがスケーラブルかつ高信頼性デジタルシステムに有効なアプローチであることが確認された。