[論文レビュー] High Level Synthesis with a Dataflow Architectural Template

Shaoyi Cheng, John Wawrzynek|arXiv (Cornell University)|Jun 21, 2016

Embedded Systems Design Techniques参考文献 5被引用数 6

ひとこと要約

本稿では、ハードウェア生成の前に、高水準なC/C++コードをデータフロー型アーキテクチャテンプレートにマッピングする高水準合成（HLS）フレームワークを提案する。この手法により、効率的なパイプライン処理とメモリアクセスと計算のオーバーラップが可能となり、最新のHLSツールを用いることで、FPGAプラットフォーム上での従来のHLSと比較して最大9倍の性能向上を達成した。

ABSTRACT

In this work, we present a new approach to high level synthesis (HLS), where high level functions are first mapped to an architectural template, before hardware synthesis is performed. As FPGA platforms are especially suitable for implementing streaming processing pipelines, we perform transformations on conventional high level programs where they are turned into multi-stage dataflow engines [1]. This target template naturally overlaps slow memory data accesses with computations and therefore has much better tolerance towards memory subsystem latency. Using a state-of-the-art HLS tool for the actual circuit generation, we observe up to 9x improvement in overall performance when the dataflow architectural template is used as an intermediate compilation target.

研究の動機と目的

• FPGAプラットフォームにおける高水準合成（HLS）の性能を、メモリ遅延のボトル neck を軽減することで向上させること。
• 従来のHLSが、メモリアクセススケジューリングの不備により、メモリ集約的ワークロードを効率的に処理できない問題を解決すること。
• パイプライン処理とリソース利用の最適化を可能にするために、データフロー型アーキテクチャテンプレートを中間コンパイルターゲットとして活用することの検討。
• 高水準プログラムをマルチステージのデータフロー・エンジンに変換することで、FPGA上でのスループットを顕著に向上させられるかどうかを評価すること。
• 低レベルのハードウェア設計を必要とせずに、アーキテクチャテンプレーティングによって性能向上を達成できるかどうかを実証すること。

提案手法

• 従来の高水準C/C++プログラムを、自然にパイプライン処理をサポートするマルチステージのデータフロー・エンジンに変換すること。
• リソース割り当てとスケジューリングをガイドするために、高水準関数を事前に定義されたデータフロー型アーキテクチャテンプレートにマッピングすること。
• データフロー・テンプレートを用いて、遅いメモリアクセスを計算とオーバーラップさせ、アイドルサイクルを削減すること。
• 最終的なRTLを生成するために、標準のHLSツールをテンプレート化された設計に適用し、性能向上を維持すること。
• データフロー最適化された中間表現から最終ハードウェアを合成するために、最新のHLSツールチェインを採用すること。
• FPGAプラットフォーム上でアプローチを検証し、ベースラインのHLSフローと比較しての性能向上を測定すること。

実験結果

リサーチクエスチョン

• RQ1 データフロー型アーキテクチャテンプレートは、FPGAベースのアクセラレータ向けの高水準合成において性能を向上させることができるか？
• RQ2 高水準コードをデータフローパイプラインに再構成することで、メモリ遅延をどの程度隠蔽できるか？
• RQ3 本手法のテンプレートは、従来のHLSと比較して、スループットとリソース使用量の点でどのように差がでるか？
• RQ4 このアーキテクチャテンプレーティング手法によって達成可能な最大の性能向上はどの程度か？
• RQ5 本手法は、手動での低レベル最適化を必要とせずに、多様なワークロードにスケーリング可能か？

主な発見

• 提案されたデータフロー型アーキテクチャテンプレートにより、従来のHLSフローと比較して、全体の性能が最大9倍向上した。
• 本手法は、メモリアクセスの遅延を計算と効果的にオーバーラップさせ、パイプライン内のアイドル時間を顕著に削減した。
• 性能向上は、下位のHLSツールチェインを変更せずに達成されており、中間表現の変換に依存している。
• 本手法は、FPGAアクセラレータに一般的に見られるストリーミングおよびデータ並列ワークロードに対して効果的である。
• データフロー・テンプレートは、生産性と性能の両方を向上させる、ポータブルで再利用可能な抽象化として機能する。
• 結果から、アーキテクチャテンプレーティングは、性能指向のHLSコンパイルのための実用的で効果的な戦略であることが示された。