[論文レビュー] High-performance K-means Implementation based on a Simplified Map-Reduce Architecture

Zhehao Li, Jifang Jin+1 more|arXiv (Cornell University)|Oct 17, 2016

Algorithms and Data Compression参考文献 8被引用数 9

ひとこと要約

本論文では、簡略化されたマップ・リダス・アーキテクチャを用いて、FPGA上で高性能なk-meansクラスタリング実装を提示している。アルゴリズム的セグメンテーション、データパス最適化、自動制御論理を活用し、1イタレーションあたり28.74 Gbpsのスループットを達成し、4つの既存のFPGAベースのk-means実装よりも少なくとも3.93倍の高速化を実現した。これは、ビッグデータワークロードに非常に適していることを示している。

ABSTRACT

The k-means algorithm is one of the most common clustering algorithms and widely used in data mining and pattern recognition. The increasing computational requirement of big data applications makes hardware acceleration for the k-means algorithm necessary. In this paper, a simplified Map-Reduce architecture is proposed to implement the k-means algorithm on an FPGA. Algorithmic segmentation, data path elaboration and automatic control are applied to optimize the architecture for high performance. In addition, high level synthesis technique is utilized to reduce development cycles and complexity. For a single iteration in the k-means algorithm, a throughput of 28.74 Gbps is achieved. The performance shows at least 3.93x speedup compared with four representative existing FPGA-based implementations and can satisfy the demand of big data applications.

研究の動機と目的

• ビッグデータ分析における増大する計算要求に対応するため、k-meansクラスタリングアルゴリズムの高速化を図ること。
• FPGAに最適化された高スループット・低レイテンシのk-means実装を設計すること。
• 高水準合成（HLS）技術を用いて開発の複雑さとサイクル時間を短縮すること。
• アルゴリズム的セグメンテーション、データパスの詳細化、自動制御論理を通じて性能を最適化すること。
• ハードウェアアクセラレーションにより、リアルタイムのビッグデータアプリケーションの性能要件を満たすこと。

提案手法

• k-meansのFPGA上での実行に特化した、簡略化されたマップ・リダス・アーキテクチャを設計し、低レベルの並列処理管理を抽象化した。
• アルゴリズム的セグメンテーションにより、k-means計算をモジュール化され、データ並列なコンponentsに分割し、効率的なハードウェアマッピングを実現した。
• データパスの詳細化により、データ移動およびストレージアクセスのパターンを最適化し、レイテンシを低減し、スループットを向上させた。
• 自動制御論理により、マップフェーズとリダスフェーズ間の状態遷移とデータフローを、手動による介入なしに管理した。
• ハードウェア設計の簡素化と開発時間・複雑さの低減を図るため、高水準合成（HLS）を採用した。
• 単一イタレーションの性能最適化を図り、ビッグデータワークロードにおける高スループットを狙ったアーキテクチャとした。

実験結果

リサーチクエスチョン

• RQ1 簡略化されたマップ・リダス抽象化は、FPGA上でのk-meansクラスタリングに効果的にマッピング可能か？
• RQ2 FPGA上でのk-meansのスループットを最大化するために、どのアーキテクチャ的最適化が最も効果的か？
• RQ3 高水準合成は、性能を維持しつつ、開発時間をどの程度短縮できるか？
• RQ4 提案されたFPGAベースのk-means実装は、既存のFPGAアクセラレータと比較してどの程度の性能を示すか？
• RQ5 提案された設計は、現代のビッグデータアプリケーションのスループット要件を満たすことができるか？

主な発見

• 提案されたk-means実装は、FPGA上で1イタレーションあたり28.74 Gbpsのスループットを達成した。
• 4つの代表的な既存のFPGAベースのk-means実装と比較して、少なくとも3.93倍の高速化を実現した。
• 高水準合成の使用により、開発の複雑さとサイクル時間が顕著に低減された。
• 簡略化されたマップ・リダス抽象化により、効率的なハードウェアマッピングと自動制御が可能になった。
• アーキテクチャは、ビッグデータアナリティクスワークロードに求められる高性能なデータ処理を効果的にサポートした。
• アルゴリズム的セグメンテーションとデータパス最適化の組み合わせが、高スループットと低レイテンシの実現に寄与した。