[論文レビュー] HiRA: Hidden Row Activation for Reducing Refresh Latency of Off-the-Shelf DRAM Chips

A. Giray Yağlıkçı, Ataberk Olgun+6 more|arXiv (Cornell University)|Sep 21, 2022

Semiconductor materials and devices被引用数 5

ひとこと要約

HiRAは、同じバンク内での同時リフレッシュとアクティベートを可能にする新規メモリ操作を導入し、標準的なDRAMチップでリフレッシュ遅延を低減する。ACTおよびPREコマンドの正確なタイミング制御により、同じバンク内の複数の行を同時にリフレッシュ可能であり、2行のリフレッシュ全体の遅延を平均で51.4%削減。定期的リフレッシュではシステム性能が12.6%向上、RowHammer防止リフレッシュでは3.73倍向上。DRAMハードウェアの変更なしに実現。

ABSTRACT

DRAM is the building block of modern main memory systems. DRAM cells must be periodically refreshed to prevent data loss. Refresh operations degrade system performance by interfering with memory accesses. As DRAM chip density increases with technology node scaling, refresh operations also increase because: 1) the number of DRAM rows in a chip increases; and 2) DRAM cells need additional refresh operations to mitigate bit failures caused by RowHammer, a failure mechanism that becomes worse with technology node scaling. Thus, it is critical to enable refresh operations at low performance overhead. To this end, we propose a new operation, Hidden Row Activation (HiRA), and the HiRA Memory Controller (HiRA-MC). HiRA hides a refresh operation's latency by refreshing a row concurrently with accessing or refreshing another row within the same bank. Unlike prior works, HiRA achieves this parallelism without any modifications to off-the-shelf DRAM chips. To do so, it leverages the new observation that two rows in the same bank can be activated without data loss if the rows are connected to different charge restoration circuitry. We experimentally demonstrate on 56% real off-the-shelf DRAM chips that HiRA can reliably parallelize a DRAM row's refresh operation with refresh or activation of any of the 32% of the rows within the same bank. By doing so, HiRA reduces the overall latency of two refresh operations by 51.4%. HiRA-MC modifies the memory request scheduler to perform HiRA when a refresh operation can be performed concurrently with a memory access or another refresh. Our system-level evaluations show that HiRA-MC increases system performance by 12.6% and 3.73x as it reduces the performance degradation due to periodic refreshes and refreshes for RowHammer protection (preventive refreshes), respectively, for future DRAM chips with increased density and RowHammer vulnerability.

研究の動機と目的

• 高密度で市販のDRAMチップにおけるDRAMリフレッシュ操作のパフォーマンスオーバーヘッドを低減すること。
• 行数の増加とRowHammerに起因する防止的リフレッシュの増加に伴うリフレッシュ遅延の増大に対処すること。
• DRAMチップ回路構造の変更なしに、リフレッシュとメモリアクセス操作の並列処理を可能とすること。
• パフォーマンス劣化を最小限に抑えるように、HiRA操作をスケジューリングするメモリコントローラーの設計。
• 実際のDRAMチップ上でHiRAの実現可能性とパフォーマンスメリットを実証すること。

提案手法

• HiRAは、同じバンク内の異なる行の電荷回復回路の電気的分離を利用し、同時にアクティベートとリフレッシュを可能にする。
• 標準的なACTおよびPREコマンドのシーケンスを用いて、電気的に分離された2行を連続で迅速にアクティベートし、通常は厳守されるタイミング制約を安全に違反する。
• HiRAメモリコントローラー（HiRA-MC）は、リフレッシュおよびアクセス要求を、可能な限り既存のリフレッシュまたはアクティベート処理と重複させるようにスケジューリングする。
• HiRA-MCは、リフレッシュ要求をタイムスラックを考慮してキューに格納し、デッドラインを割り当てることで、他の処理と機会的かつ重複可能にする。
• 本手法は、既存のDRAMコマンドセット（ACT、PRE、REF）に依存しており、DRAMチップ設計の変更は一切不要。
• システムレベルの評価では、実際のメモリアクセスパターンを再現するワークロードトレースを用いてパフォーマンス向上を測定。

Fig. 1: DRAM organization

実験結果

リサーチクエスチョン

• RQ1 DRAMチップのハードウェア変更なしに、同じバンク内でのリフレッシュ操作と他のメモリ操作を重複可能にすることができるか？
• RQ2 同じバンク内の2行の電荷回復回路が電気的に分離されている場合、安全に同時にアクティベートとリフレッシュを実行することは可能か？
• RQ3 標準的なDRAMコマンドのみを用いてリフレッシュとアクセス操作を重複させることで、どの程度のパフォーマンス向上が達成できるか？
• RQ4 実世界のワークロード下で、多様な市販DRAMチップに対してHiRAはどの程度の性能を示すか？
• RQ5 既存のRowHammer防御機構と効果的に統合可能であり、そのパフォーランスコストを低減できるか？

主な発見

• HiRAは、56種類の実際の市販DRAMチップを対象に平均で2行のリフレッシュ全体の遅延を51.4%削減した。
• 本手法はテスト済みの全チップで信頼性高く動作し、ハードウェア変更なしに一貫したパフォーマンス向上を示した。
• HiRA-MCは、定期的リフレッシュによるパフォーマンス劣化を低減し、システム性能を12.6%向上させた。
• HiRA-MCは、RowHammer防止リフレッシュにおいて3.73倍のパフォーマンス向上を達成し、そのオーバーヘッドを顕著に低減した。
• 電荷回復回路が分離されている限り、同じバンク内の任意の行ペアについて、同時にリフレッシュとアクティベートを実行可能である。
• HiRAは、既存の遅延低減技術およびRowHammer防御機構と組み合わせることで、さらなるシステムパフォーマンス向上が可能である。

Fig. 2: Performing a HiRA operation and its effects on a DRAM bank. Command timings are not to scale. LRB: Local Row Buffer