[論文レビュー] Hybrid Memristor-CMOS (MeMOS) based Logic Gates and Adder Circuits

Tejinder Singh|arXiv (Cornell University)|Jun 19, 2015

Advanced Memory and Neural Computing参考文献 23被引用数 31

ひとこと要約

本論文は、TeAMメモリスタモデルを用いて論理ゲートおよびフルアダー回路を180 nm CMOSプロセスで実装する、ハイブリッドメモリスタ-CMOS（MeMOS）論理アーキテクチャを提案する。メモリスタをAND/OR演算に、CMOSインバータをNOT論理に活用することで、標準CMOSと比較して47%の面積削減を達成しながら1.8 Vで同等の性能を維持し、顕著な面積効率と既存のCMOSプロセスへの適合性を示している。

ABSTRACT

Practical memristor came into picture just few years back and instantly became the topic of interest for researchers and scientists. Memristor is the fourth basic two-terminal passive circuit element apart from well known resistor, capacitor and inductor. Recently, memristor based architectures has been proposed by many researchers. In this paper, we have designed a hybrid Memristor-CMOS (MeMOS) logic based adder circuit that can be used in numerous logic computational architectures. We have also analyzed the transient response of logic gates designed using MeMOS logic circuits. MeMOS use CMOS 180 nm process with memristor to compute boolean logic operations. Various parameters including speed, ares, delay and power dissipation are computed and compared with standard CMOS 180 nm logic design. The proposed logic shows better area utilization and excellent results from existing CMOS logic circuits at standard 1.8 V operating voltage.

研究の動機と目的

• メモリスタとCMOSを統合した効率的な論理計算を実現するハイブリッドMeMOS論理ファミリーの開発を目的とする。
• 純粋なメモリスタベースのIMPLY論理の限界、特に複雑なリード/ライト制御回路を必要とし、CMOSとの適合性に欠ける問題を克服することを目的とする。
• TeAMメモリスタモデルを用いてMeMOSベースの論理ゲートおよびフルアダー回路の設計とシミュレーションを実施することを目的とする。
• 標準CMOS 180 nm論理と比較して、遅延、消費電力、立ち上がり/立ち下がり時間、面積効率といった性能指標を評価することを目的とする。
• MeMOSが従来のCMOS論理アーキテクチャの代替としてスケーラブルで面積効率に優れた選択肢として実現可能であることを示すこと

提案手法

• 現実的な論理実装を可能にするために、電流閾値パラメータを有するTeAM（しきい値適応型メモリスタ）モデルを用いてメモリスタの挙動をシミュレートする。
• ANDおよびOR論理演算は、抵抗状態が論理レベルを表すメモリスタクロスバー構成により実装される。
• CMOSインバータを用いてNOT論理を実現することで、CMOSの電圧レベル出力との適合性を維持する。
• フルアダー回路はMeMOS論理を用いて設計され、SUMはVIAsを介したCMOSとメモリスタ層のインターフェースにより計算され、CARRYは完全にメモリスタ層で計算される。
• CMOS 180 nmプロセスパラメータを用いて回路シミュレーションを実施し、遅延、消費電力、立ち上がり/立ち下がり時間といった性能指標を抽出・標準CMOS設計と比較する。
• レイアウト解析により、3 nm幅のメモリスタがポリシリコン層に高密度に配置可能であることが確認され、高集積化と面積削減が可能である。

実験結果

リサーチクエスチョン

• RQ1 MeMOS論理は、基本論理ゲートおよびアダー回路において、標準CMOS 180 nm論理と比較してより優れた面積効率を達成できるか？
• RQ2 MeMOSベースの論理ゲートの過渡応答（遅延、立ち上がり/立ち下がり時間）は、従来のCMOS実装と比較してどのように異なるか？
• RQ3 メモリスタ統合が、特に静的および動的消費電力に与える影響は何か？
• RQ4 IMPLYベースの論理ファミリーと比較して、MeMOS論理は外部制御回路の必要性をどの程度低減できるか？
• RQ5 MeMOS論理は、論理の適合性と性能を保持したまま、既存のCMOS技術にシームレスに統合可能か？

主な発見

• MeMOSベースのフルアダーは、標準CMOS 180 nm論理と比較して47%の面積削減を達成しており、主にメモリスタのコンactな統合に起因する。
• MeMOS論理ゲートの過渡応答は、CMOSと同等の遅延および立ち上がり/立ち下がり時間を示しており、性能劣化は顕著ではない。
• 消費電力は信号遷移に起因する動的消費電力が支配的であり、バッファ挿入により静的消費電力は低減されており、MeMOSアーキテクチャにおいては大きな懸念事項ではない。
• MeMOS論理ファミリーは、IMPLY論理に必須な複雑な外部リード/ライト制御回路の必要性を排除し、スケーラビリティと統合の容易さを向上させる。
• ハイブリッド設計により多様な計算が可能となり、CARRY生成は完全にメモリスタ層で処理され、SUMはCMOS-メモリスタインターフェースにより計算され、モularityが向上する。
• レイアウト解析により、3 nm幅のメモリスタがポリシリコン層に高密度に統合可能であり、1つのMOSFETあたり複数のメモリスタを配置可能で、高回路密度が実現可能である。