[論文レビュー] III-V Gate-all-around Nanowire MOSFET Process Technology: From 3D to 4D

Jiangjiang Gu, X. W. Wang+5 more|arXiv (Cornell University)|Dec 18, 2012

Nanowire Synthesis and Applications参考文献 6被引用数 10

ひとこと要約

本論文は、垂直に積層されたInGaAsナノワイヤを用いた4次元（4D）構造を有するIII-V族ゲートオールアラウンド（GAA）ナノワイヤMOSFETの最初の実験的実現を報告する。新規のトップダウンプロセス技術により、ドライブ電流が4倍に向上し、高移動度を示すIII-Vナノワイヤを用いたスケーラブルな高性能・低消費電力論理およびRFトランジスタの実現ルートを示している。

ABSTRACT

In this paper, we have experimentally demonstrated, for the first time, III-V 4D transistors with vertically stacked InGaAs nanowire (NW) channels and gate-all-around (GAA) architecture. Novel process technology enabling the transition from 3D to 4D structure has been developed and summarized. The successful fabrication of InGaAs lateral and vertical NW arrays has led to 4x increase in MOSFET drive current. The top-down technology developed in this paper has opened a viable pathway towards future low-power logic and RF transistors with high-density III-V NWs.

研究の動機と目的

• 3Dから4DへのIII-VナノワイヤMOSFETアーキテクチャへの移行を可能にするスケーラブルなプロセス技術の開発。
• III-Vナノワイヤの垂直積層およびゲートオールアラウンド（GAA）ラッピングにおけるプロセス課題の克服。
• 将来の低消費電力論理および無線周波数（RF）応用向けに高密度・高性能トランジスタの実現。
• InGaAsナノワイヤを4D GAA構造に統合することでデバイス性能を向上させる可能性の実証。
• 既存の半導体プロセスと互換性を持つトップダウンプロセスアプローチの確立。

提案手法

• 垂直に積層されたInGaAsナノワイヤアレイを形成するトップダウンプロセスを採用。
• 各ナノワイヤの周囲に高κ誘電体とメタルゲートをコンフォーマル堆積することでゲートオールアラウンド（GAA）構造を統合。
• 電子ビームリソグラフィーと選択的エpitaxial成長を用いて、垂直スタック内のナノワイヤの定義とアライメントを実現。
• 高収率かつ均一なナノワイヤ形成と完全なゲートラッピングを確保するためのプロセス順序を最適化。
• 横方向および縦方向のナノワイヤアレイを用いたMOSFETテスト構造を用いて電気的特性を評価。
• ドライブ電流の向上を図るため、III-V材料（InGaAs）を用いて高い電子移動度を実現。

実験結果

リサーチクエスチョン

• RQ1 スケーラブルなトップダウンプロセスを用いて4D III-VナノワイヤMOSFET構造を実装できるか？
• RQ2 垂直積層とGAA構造がIII-Vナノワイヤトランジスタのドライブ電流向上に与える影響は何か？
• RQ3 高移動度を示すInGaAsナノワイヤを3Dから4Dへの移行に完全なゲートラッピングを伴って統合するにはどうすればよいか？
• RQ4 高収率かつ均一な4D GAAナノワイヤデバイスを実現するために必要なプロセス革新は何か？
• RQ5 従来の3Dまたは平面型MOSFETと比較して、4Dアーキテクチャは性能をどの程度向上させるか？

主な発見

• 垂直に積層されたInGaAsナノワイヤを用いたIII-V 4D GAAナノワイヤMOSFETの最初の実験的実現に成功した。
• 従来の3Dまたは横方向構造と比較して、MOSFETのドライブ電流が実験的に4倍に向上した。
• トップダウンプロセス技術により、複数の垂直に積層されたナノワイヤに対する完全なゲートオールアラウンドラッピングが実現した。
• デバイス統合に適した制御されたジオメトリと均一性を有する高品質なInGaAsナノワイヤアレイが実現された。
• 4Dアーキテクチャはスケーラブルであり、将来の低消費電力論理およびRFトランジスタ応用と相性が良いことが示された。
• このプロセスにより、III-Vナノワイヤの高密度統合が可能となり、3D積層とGAA制御による性能向上が実現された。